JP7119238B2 - メモリデバイスをプログラミングする方法および関連のメモリデバイス - Google Patents

メモリデバイスをプログラミングする方法および関連のメモリデバイス Download PDF

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Description

本発明は、メモリデバイスをプログラミングする方法および関連のメモリデバイスに関し、より詳細には、メモリデバイスをプログラミングするときに、プログラムディスターブ(program disturb)を抑え、プログラム速度を上げる方法および関連のメモリデバイスに関する。
半導体メモリは、ますます普及して様々な電子デバイスにおいて使用されるようになってきている。たとえば、不揮発性半導体メモリは、セルラー電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、および他のデバイスに使用されている。近年、ビットコストスケーラブル(Bit Cost Scalable:BiCS)アーキテクチャと呼ばれることもある3次元(3D)積層メモリ構造を使用する超高密度ストレージデバイスが提案されている。たとえば、3DのNANDフラッシュメモリデバイスは、交互の導電層と誘電体層のアレイから形成され得る。メモリホールが、多くのメモリ層を同時に画成するために、層内に穿設される。次いで、NANDストリングが、メモリホールを適切な材料で充填することによって形成される。メモリセルのコントロールゲートが、導電層によって設けられる。
シングルレベルセル(single-level cell:SLC)不揮発性メモリは、メモリ素子当たりたった1ビットしか記憶することができないが、マルチレベルセル(multi-level cell:MLC)不揮発性メモリは、セル当たり2以上のビットを記憶することができる。たとえば、セル当たり16個の電圧レベルを有するNANDメモリは、クアッドレベルセル(quad-level cell:QLC)メモリと呼ばれることがあり、セル当たり4ビットのデータを表すことができる。
3Dメモリデバイスをプログラミングする従来技術の方法においては、ストレージ層は、下から上への方向にプログラミングされる。チャネルの中に蓄積される電子は、選択されたワード線の適切なレベルへのプリチャージを妨げ、それによって、プログラムディスターブが生じ、プログラム速度が低下する場合がある。
本発明は、複数のメモリセル、複数のワード線、複数のビット線、複数の上部選択ゲート、および下部選択ゲートを含むメモリデバイスをプログラミングする方法を提供する。この方法は、複数のメモリセルに対して第1のプログラムステップを実行する段階と、第1のプログラムステップを実行した後、複数のメモリセルに対して第1の検証ステップを実行する段階と、第1の検証ステップを実行した後、複数のメモリセルに対して準備ステップを実行する段階と、準備ステップを実行した後、複数のメモリセルのうちの第1の検証ステップに不合格の1つまたは多数のメモリセルに対して第2のプログラムステップを実行する段階とを含む。準備ステップは、下部選択ゲートを非アクティブ化すること、複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧までランピングすること、準備ステップ中の第1の時点において、複数のワード線のうちの選択されたワード線および選択されていないワード線を非アクティブ化すること、ならびに準備ステップ中の、第1の時点よりも後に生じる第2の時点において、複数の上部選択ゲートの中で選択された上部選択ゲートおよび選択されていない上部選択ゲートを非アクティブ化することを含む。
本発明はまた、下部選択ゲート、選択されたビット線、および第1の群のワード線に関連する第1のチャネル、第1のチャネルに積み重ねられており、選択された上部選択ゲート、選択されたビット線、および第2の群のワード線に関連する第2のチャネル、ならびに第1のチャネルと第2のチャネルとの間に配設される中間ダミー層を含むメモリデバイスをプログラミングする方法も提供する。この方法は、第1のチャネルおよび第2のチャネルに対して第1のプログラムステップを実行する段階と、第1のプログラムステップを実行した後、第1のチャネルおよび第2のチャネルに対して第1の検証ステップを実行する段階と、第1の検証ステップを実行した後、第1のチャネルおよび第2のチャネルに対して準備ステップを実行する段階と、準備ステップを実行した後、第1のチャネルの中または第2のチャネルの中の第1の検証ステップに不合格の1つもしくは多数のメモリセルに対して第2のプログラムステップを実行する段階とを含む。準備ステップは、下部選択ゲートを非アクティブ化すること、複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧までランピングすること、準備ステップ中の第1の時点において、中間ダミー層および第1の群のワード線のうちの選択されていないワード線を非アクティブ化すること、準備ステップ中の、第1の時点よりも後に生じる第2の時点において、第2の群のワード線のうちの選択されていないワード線を非アクティブ化すること、第2の時点において、第1の群のワード線のうちのまたは第2の群のワード線のうちの選択されたワード線を非アクティブ化すること、ならびに準備ステップ中の第2の時点よりも後に生じる第3の時点において、選択された上部選択ゲートを非アクティブ化することを含む。
本発明はまた、複数のメモリセル、複数のワード線、複数のビット線、複数の上部選択ゲート、下部選択ゲート、および制御ユニットを含むメモリデバイスも提供する。この制御ユニットは、複数のメモリセルに対して第1のプログラムステップを実行し、第1のプログラムステップを実行した後、複数のメモリセルに対して第1の検証ステップを実行し、第1の検証ステップを実行した後、複数のメモリセルに対して準備ステップを実行し、準備ステップを実行した後、複数のメモリセルのうちの第1の検証ステップに不合格の1つまたは多数のメモリセルに対して第2のプログラムステップを実行するように構成されている。準備ステップは、下部選択ゲートを非アクティブ化すること、複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧までランピングすること、準備ステップ中の第1の時点において、複数のワード線のうちの選択されたワード線および選択されていないワード線を非アクティブ化すること、ならびに準備ステップ中の、第1の時点よりも後に生じる第2の時点において、複数の上部選択ゲートのうちの選択された上部選択ゲートおよび選択されていない上部選択ゲートを非アクティブ化することを含む。
本発明はまた、下部選択ゲート、選択されたビット線、および第1の群のワード線に関連する第1のチャネル、第1のチャネルに積み重ねられており、選択された上部選択ゲート、選択されたビット線、および第2の群のワード線に関連する第2のチャネル、第1のチャネルと第2のチャネルとの間に配設される中間ダミー層、ならびに制御ユニットを含むメモリデバイスも提供する。この制御ユニットは、第1のチャネルおよび第2のチャネルに対して第1のプログラムステップを実行し、第1のプログラムステップを実行した後、第1のチャネルおよび第2のチャネルに対して第1の検証ステップを実行し、第1の検証ステップを実行した後、第1のチャネルおよび第2のチャネルに対して準備ステップを実行し、準備ステップを実行した後、第1のチャネルの中の、または第2のチャネルの中の第1の検証ステップに不合格の1つもしくは多数のメモリセルに対して第2のプログラムステップを実行するように構成されている。準備ステップは、下部選択ゲートを非アクティブ化すること、複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧までランピングすること、準備ステップ中、第1の時点において、中間ダミー層および第1の群のワード線のうちの選択されていないワード線を非アクティブ化すること、準備ステップ中の、第1の時点よりも後に生じる第2の時点において、第2の群のワード線のうちの選択されていないワード線を非アクティブ化すること、第2の時点において、第1の群のワード線のうちのまたは第2の群のワード線のうちの選択されたワード線を非アクティブ化すること、ならびに準備ステップ中の、第2の時点よりも後に生じる第3の時点において、選択された上部選択ゲートを非アクティブ化することを含む。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の次の詳細な説明を読んだ後、当業者には明らかになるであろう。
本発明の実施形態によるチャネル積層3Dメモリデバイスに関連する1つの平面型NANDストリングを示す上面図である。 本発明の実施形態によるチャネル積層3Dメモリデバイスに関連する1つの平面型NANDストリングの等価回路を示す図である。 本発明の実施形態による、メモリセルを読み出すことおよびプログラミングすることを並行して行うための読出し/書込み回路を有する3Dメモリデバイスを示す図である。 本発明の実施形態による平面型構成のメモリセルのアレイの例示的な構造を示す図である。 本発明の実施形態によるチャネル積層メモリデバイスの例示的な構造を示す図である。 本発明の実施形態による、図5に示されている、単一チャネル積層メモリデバイスにおける垂直NANDストリングの断面図を示す代表図である。 本発明の実施形態による3Dメモリデバイスのセルプログラミング工程を示す図である。 本発明の実施形態による単一チャネル積層3Dメモリデバイスにおける垂直NANDストリングをプログラミングするときの関係する信号線のレベルを示す図である。 本発明の実施形態による、図5に示されている、2チャネル積層メモリデバイスにおける垂直NANDストリングの断面図を示す代表図である。 本発明の実施形態による、2チャネル積層3Dメモリデバイスにおける垂直NANDストリングをプログラミングするときの関係する信号線のレベルを示す図である。
図1は、本発明の実施形態によるチャネル積層3Dメモリデバイスに関連する1つの平面型NANDストリングを示す上面図である。図2は、その等価回路を示す図である。NAND構造を使用するフラッシュメモリシステムにおいては、多トランジスタが、直列に配置され、2つの選択ゲート間に挟まれており、それらはNANDストリングと呼ばれる。図1および図2に示されている平面型NANDストリングは、上部ダミートランジスタTDT、4つのストレージトランジスタST1～ST4、および下部ダミートランジスタBDTを含み、これらのトランジスタは、直列に結合され、(ドレイン側の)上部選択ゲートTSGと(ソース側の)下部選択ゲートSG_Bとの間に挟まれている。上部選択ゲートTSGは、ビット線コンタクトを介して平面型NANDストリングをビット線に接続するように構成され、適切な電圧を上部選択ゲート線SGTLに印加することによって制御され得る。下部選択ゲートBSGは、平面型NANDストリングをソース線に接続するように構成され、適切な電圧を下部選択ゲート線BSGLに印加することによって制御され得る。上部ダミートランジスタTDT、下部ダミートランジスタBDT、およびストレージトランジスタST1～ST4はそれぞれ、コントロールゲートおよびフローティングゲートを含む。たとえば、ストレージトランジスタST1はコントロールゲートCG1およびフローティングゲートFG1を含み、ストレージトランジスタST2はコントロールゲートCG2およびフローティングゲートFG2を含み、ストレージトランジスタST3はコントロールゲートCG3およびフローティングゲートFG3を含み、ストレージトランジスタST4はコントロールゲートCG4およびフローティングゲートFG4を含み、上部ダミートランジスタTDTはコントロールゲートCG_DTおよびフローティングゲートFG_DTを含み、下部ダミートランジスタBDTはコントロールゲートCG_DBおよびフローティングゲートFG_DBを含む。コントロールゲートCG1はワード線WL1に接続され、コントロールゲートCG2はワード線WL2に接続され、コントロールゲートCG3はワード線WL3に接続され、コントロールゲートCG4はワード線WL4に接続され、コントロールゲートCG_DTは上部ダミーワード線TDWLに接続され、コントロールゲートCG_DBは下部ダミーワード線BDWLに接続されている。
例示を目的として、図1および図2は、平面型NANDストリングにおける読出し/書込み動作のための4つのメモリセル(ストレージトランジスタST1～ST4)、ならびに読出し/書込み試験のための2つのダミーセル(上部ダミートランジスタTDTおよび下部ダミートランジスタBDT)を示している。他の実施形態においては、平面型NANDストリングは、8つのメモリセル、16個のメモリセル、32個のメモリセル、64個のメモリセル、128個のメモリセルなどを含めることができる。ただし、平面型NANDストリングにおけるメモリセルまたはダミーセルの数は、本発明の範囲を限定するものではない。
HAND構造を使用する平面型フラッシュメモリシステムの典型的なアーキテクチャは、いくつかの平面型NANDストリングを含む。各平面型NANDストリングは、選択線SGBLによって制御されるその下部選択ゲートBSGによってソース線に接続され、選択線SGTLによって制御されるその上部選択ゲートTSGによってその関連するビット線に接続されている。各ビット線、およびそのビット線にビット線コンタクトを介して接続されているそれぞれの平面型NANDストリングは、メモリセルのアレイの列を含む。ビット線は、多NANDストリングにより共有される。典型的には、ビット線は、NANDストリングの上にワード線に対して直角をなす方向に走り、1つまたは複数のセンス増幅器に接続されている。
図3は、本発明の実施形態による、メモリセルのページ(または他の単位)を読み出すことおよびプログラミングすることを並行して行うための読出し/書込み回路を有する平面型メモリデバイス100を示す図である。平面型メモリデバイス100は、メモリセル10の(2次元または3次元の)アレイ、制御回路構成20、読出し/書込み回路30Aおよび30B、行デコーダ40Aおよび40B、列デコーダ50Aおよび50B、ならびにコントローラ60を含む。1つの実施形態においては、様々な周辺回路によるメモリアレイ10へのアクセスは、アレイの両側で対称な形で実装され、それにより、各側のアクセス線および回路構成の密度は、半分に抑えられることになる。読出し/書込み回路30Aおよび30Bは、メモリセルのページを読み出すことまたはプログラミングすることを並行して行うことを可能にする多センスブロックSBを含む。メモリセル10のアレイは、行デコーダ40Aおよび40Bを介してワード線によって、ならびに列デコーダ50Aおよび50Bを介してビット線によってアドレス可能である。典型的な実施形態においては、メモリセル10、制御回路構成20、読出し/書込み回路30Aおよび30B、行デコーダ40Aおよび40B、ならびに列デコーダ50Aおよび50Bは、メモリチップ70において製作され得る。コマンドおよびデータが、信号線82を介してホストとコントローラ60との間で、および信号線84を介してコントローラ60とメモリチップ70との間で転送される。複数のダミーセル、ダミーワード線、およびダミービット線(図示せず)が、典型的にはメモリアレイ10の側面に沿って位置するダミーストレージエリアDMX1～DMX2およびDMY1～DMY2の中に置かれて、メモリデバイス100の完成後、読出し/書込み試験を行うことが可能である。
制御回路構成20は、読出し/書込み回路30Aおよび30Bと協働して、メモリセル10のアレイに対してメモリ動作を実行するように構成されている。制御回路構成20は、状態マシン22、オンチップアドレスデコーダ24、および電力制御モジュール26を含む。状態マシン22は、メモリ動作のチップレベル制御を行うように構成されている。オンチップアドレスデコーダ24は、ホストまたはメモリコントローラによって使用されるハードウェアアドレスと、行デコーダ40A、40Bおよび列デコーダ50A、50Bによって使用されるハードウェアアドレスとの間のアドレスインターフェースを行うように構成されている。電力制御モジュール26は、各メモリ動作中、ワード線およびビット線に印加される電力および電圧を制御するように構成されている。
図4は、本発明の実施形態による平面型構成のメモリセル10のアレイの例示的な構造を示す図である。メモリセル10のアレイは、BLOCK1～BLOCKIによって示されているメモリセルの多ブロックに分割され、ただし、Iは、正の整数であり、典型的には、大きい数字に等しい。ブロックは、ビット線BL1～BLMおよびワード線WL1～WLNの共通の組を介してアクセスされるNANDストリングの組を含んでおり、ただし、MおよびNは、2以上の整数である。NANDストリングの一方の端子が、(上部選択ゲート線TSGLによって制御される)上部選択ゲートを介して対応するビット線に接続され、もう一方の端子が、(下部選択ゲート線BSGLによって制御される)下部選択ゲートを介してソース線に接続されている。各ブロックは、典型的には、いくつかのページに分割される。1つの実施形態においては、ブロックは、従来の消去単位であり、ページは、従来のプログラミング単位である。ただし、他の消去単位/プログラム単位も使用可能である。
一実施形態においては、メモリセル10のアレイは、p型基板、p型基板内のnウェル、およびnウェル内のpウェルを備えるトリプルウェルを含む。チャネル領域、ソース領域、およびドレイン領域は、典型的には、pウェル内に位置決めされる。pウェルおよびnウェルは、p型基板の一部と見なされ、ここではメモリセル10のアレイ全体が1つのpウェル内にあり、pウェル内のトレンチはNANDストリング間の電気的分離をもたらす。別の実施形態においては、メモリセル10のアレイは、n型基板、n型基板内のpウェル、およびpウェル内のnウェルを備えるトリプルウェルを含む。pウェルおよびnウェルは、n型基板の一部と見なされ、ここではチャネル領域、ソース領域、およびドレイン領域は、典型的には、nウェル内に位置決めされる。ただし、NANDストリングにおけるメモリセルの実装は、本発明の範囲を限定するものではない。
図5は、本発明の実施形態によるチャネル積層メモリデバイス500の例示的な構造を示す図である。チャネル積層メモリデバイス500は、大まかに言えば、図4における複数のメモリセル10のアレイを、xy平面に対して直角であるように上方に立ち上げること(tilting up)によって形成され得る。この例においては、各yz平面は図4のページ構造に対応し、多数のそのような平面がx軸に沿って異なる場所にある。グローバルビット線はそれぞれ、上部を横切って関連のセンス増幅器(図示せず)へと走る。ワード線、ソースプレート、および選択ゲート線は、x軸に沿って走り、NANDストリングは、基本的に共通ソースプレートに接続されている。
多NANDストリングが、垂直方向に延び、すなわち、基板のxy平面に対して直角であるz方向に延びている。メモリセルが、垂直ビット線がワード線を貫通するところに形成される。ローカルビット線とワード線との間の電荷捕獲層が電荷を蓄え、これにより、それが取り囲む垂直ビット線(チャネル)にワード線(ゲート)が結合されることによって形成されるトランジスタの閾値電圧に影響がもたらされる。そのようなメモリセルは、積層状のワード線を形成することによって、次いで、メモリセルが形成されることになるメモリホールをエッチングすることによって形成され得る。次いで、メモリホールは、電荷捕獲層により覆われ、適切なローカルビット線/チャネル材料により(絶縁に適切な誘電体層により)充填される。平面型NANDストリングと同様に、選択ゲートを含んでいる上部選択層および下部選択層が、垂直NANDストリングの両端部に位置付けられて、垂直NANDストリングの外部素子との接続または分離を選択的に可能にする。そのような外部素子は、数多くのNANDストリングに電力供給する共通ソース線またはビット線などの概して導電性の線である。垂直NANDストリングは、平面型NANDストリングと同様の形で動作し得、SLC/MLC/QLC動作のいずれかが可能である。
図6は、本発明の実施形態による単一チャネル積層3Dメモリデバイス500における垂直NANDストリングの断面図を示す代表図である。先に述べたように、垂直NANDストリングは、選択された場合、ビット線、上部ダミー層(上部ダミートランジスタ)、多ストレージ層(それぞれのワード線によって制御されるストレージトランジスタ)、および下部ダミー層(下部ダミートランジスタ)に関連するチャネルCHを備えることができる。チャネルCHは、上部選択層(上部選択ゲート)を介してビット線に、および下部選択層(下部選択ゲートBSG)を介してソース線に選択的に結合され得る。
図7は、本発明の実施形態による3Dメモリデバイス500のセルプログラミング工程を示す図である。プログラム動作は、いくつかのプログラムパルスステップからなり、ここではプログラムパルスのゲート電圧は、図7のVPP1～VPPNによって示されているように、各プログラムステップの後、一定値ずつ増加している。その一方で、検証パルスが、図7のVVF1～VVFNによって示されているように、各メモリセルの閾値電圧を検証するために、各プログラムパルス間に印加される。検証ステップに合格したメモリセルは、後続のプログラムステップで抑制されることになり、一方、検証ステップに不合格のメモリセルは、後続のプログラムステップでプログラミングされることになる。上述のプログラミングスキームは、インクリメンタルステップパルスプログラミング(incremental step pulse programming:ISPP)として一般に知られている。
図8は、本発明の実施形態による単一チャネル積層3Dメモリデバイス500における垂直NANDストリングをプログラミングするときの関係する信号線のレベルを示す図である。例示を目的として、チャネル積層メモリデバイス500における選択された垂直NANDストリングおよび選択されていない垂直NANDストリングがアドレスされる。選択された垂直NANDストリングは、複数のビット線BL1～BLMの中で選択されたビット線、およびワード線WL1～WLNの共通の組によって制御される複数のストレージ層(選択されたメモリセル)を含む。選択されたNANDストリングの複数のメモリセルの中で、選択されたストレージ層と呼ばれる、プログラミングされることになるストレージ層は、選択されたビット線、およびワード線WL1～WLNの共通の組の中で選択されたワード線によって制御される。同様に、選択されていない垂直NANDストリングは、複数のビット線BL1～BLMの中で選択されていないビット線、およびワード線WL1～WLNの共通の組によって制御される複数の選択されていないストレージ層(選択されていないメモリセル)を含む。図1および図2に示されているように、各垂直NANDストリングの上部ダミー層は、ダミーストレージエリアDMX1に置かれ、各垂直NANDストリングの下部ダミー層は、ダミーストレージエリアDMX2に置かれている。
先に述べたように、このセルプログラミング工程は、多プログラムステップおよび多検証ステップを含み、各プログラムステップの後に、対応する検証ステップが続く。その一方で、準備ステップもまた、各検証ステップの直後および対応する検証ステップの開始前に導入される。例示を目的として、図8は、n番目の検証ステップ、n番目の準備ステップ、および(n+1)番目のプログラムステップの詳細のみを示しており、ただし、nは、正の整数であり、T1～T6は、n番目の検証ステップ、n番目の準備ステップ、および(n+1)番目のプログラムステップ中の異なる期間を表している。他の検証ステップ、準備ステップ、およびプログラムステップが、図8に示されているのと同じような形で実施されてもよい。
n番目の検証ステップは、プリチャージ期間T1および読出し期間T2を含んで、メモリセルが先のn番目のプログラムステップにおいて首尾よくプログラミングされたかどうかを検証する。n番目の準備ステップは、期間T3～T5を含んで、プログラムディスターブを抑え、プログラム速度を上げる。(n+1)番目のプログラムステップは、プログラム期間T6を含んで、データをメモリセルに書き込む。
図8に示されているn番目の検証ステップのプリチャージ期間T1中、選択されたビット線および選択されていないビット線は、接地レベルGNDまでバイアスされる。選択された上部選択層、選択されていない上部選択層、および下部選択層は、選択された上部選択ゲート、選択されていない上部選択ゲート、および下部選択ゲートをターンオン電圧VON1、VON2、およびVON5までそれぞれ引き上げることによってアクティブ化される。選択されたワード線および選択されていないワード線は、ターンオン電圧VON3およびVON4においてそれぞれバイアスされるとアクティブ化される。
図8に示されているn番目の検証ステップの読出し期間T2中、選択されたビット線および選択されていないビット線は、検証電圧Vverifyまで引き上げられる。選択された上部選択ゲート、および下部選択ゲートは、選択された上部選択ゲート、および下部選択ゲートをターンオン電圧VON1およびVON5までそれぞれ引き上げることによってアクティブ化され、一方、選択されていない上部選択ゲートは、接地レベルGNDにおいてバイアスされると非アクティブ化される。選択されていないワード線は、ターンオン電圧VON4においてバイアスされるとアクティブ化され、一方、選択されたワード線は、ゲートパルスによってアクティブ化される。そのような状況下で、先の1つまたは多数のプログラムステップ中に、選択されたメモリストリングのメモリセルにプログラミングされたデータは、検証に向けて読み出しされ得る。
図8に示されているn番目の準備ステップの期間T3中、選択されたビット線および選択されていないビット線は、検証電圧Vverifyからプリチャージ電圧VPREまで引き上げられ、選択された上部選択ゲートおよび選択されていない上部選択ゲートは、ターンオン電圧VON1およびVON2によってそれぞれアクティブ化され、それによって、チャネルから電子が流れ出す。下部選択ゲートは、接地レベルGNDにおいてバイアスされると非アクティブ化され、それによって、ビット線はソース線から分離される。選択されたワード線および選択されていないワード線は、ターンオン電圧VON3およびVON4においてそれぞれバイアスされる。
図8に示されているn番目の準備ステップ中の期間T4の開始時に、選択されたワード線および選択されていないワード線のレベルは、接地レベルGNDへと次第に低下する。その一方で、選択された上部選択ゲートは、n番目の準備ステップの期間T4中、ターンオン電圧VON1においてバイアスされるとアクティブ化された状態を維持し、それによって、選択されたワード線および選択されていないワード線のレベルが落ち込んだとき生成された電子は、選択されたビット線によって流れ出すことが可能になる。
図8に示されているn番目の準備ステップの期間T5中、選択された上部選択ゲートおよび選択されていない上部選択ゲートは、接地レベルGNDにおいてバイアスされると非アクティブ化される。
図8に示されている(n+1)番目のプログラムステップの期間T6中、選択されたメモリセルは、選択されたワード線をパス電圧VPASSまで、次いで、プログラム電圧VPGMまでランピングし、選択されていないワード線をパス電圧VPASSにおいてバイアスし、選択されたビット線を接地レベルGNDにおいてバイアスし、選択されていないビット線をプリチャージ電圧VPREにおいてバイアスし、選択された上部選択ゲートをターンオン電圧VON1においてバイアスし、選択されていない上部選択ゲートおよび下部選択ゲートを接地レベルGNDにおいてバイアスすることによってプログラミングされ得る。
図9は、本発明の実施形態による2チャネル積層3Dメモリデバイス500における垂直NANDストリングの断面図を示す代表図である。先の述べたように、各垂直NANDストリングは、図1に示されている複数の平面型NANDストリングを積み重ねることによって形成され得る。例示を目的として、図9に示されている垂直NANDストリングは、図1に示されている2つの平面型NANDストリングを積み重ねることによって形成され得、それにより、選択された場合、第1のチャネルCH1および第2のチャネルCH2を備えることができる。第1のチャネルCH1は、選択されたビット線、上部ダミー層(上部ダミートランジスタ)、および多ストレージ層(ワード線によって制御されるストレージトランジスタ)に関連付けられ、一方、第2のチャネルCH2は、選択されたビット線、多ストレージ層、および下部ダミー層(下部ダミートランジスタ)に関連する。1つまたは多数の中間ダミー層が、第1のチャネルCH1と第2のチャネルCH2との間に配設されている。第1のチャネルCH1および第2のチャネルは、直列に結合され、上部選択層(上部選択ゲート)と下部選択層(下部選択ゲート)との間に挟み込まれている。
図10は、本発明の実施形態による2チャネル積層3Dメモリデバイス500における垂直NANDストリングをプログラミングするときの関係する信号線のレベルを示す図である。先に述べたように、このセルプログラミング工程は、多プログラムステップおよび多検証ステップを含み、各プログラムステップの後に、対応する検証ステップが続く。その一方で、準備ステップもまた、各検証ステップの直後および対応する検証ステップの開始前に導入される。例示を目的として、図10は、n番目の検証ステップ、n番目の準備ステップ、および(n+1)番目のプログラムステップのみを示しており、ただし、nは、正の整数であり、T1～T6は、n番目の検証ステップ、n番目の準備ステップ、および(n+1)番目のプログラムステップ中の異なる期間を表している。他の検証ステップ、準備ステップ、およびプログラムステップが、図10に示されているのと同じような形で実施されてもよい。
図10に示されているn番目の検証ステップのプリチャージ期間T1中、選択されたビット線および選択されていないビット線は、接地レベルGNDまでバイアスされる。選択された上部選択層、選択されていない上部選択層、および下部選択層は、選択された上部選択ゲート、選択されていない上部選択ゲート、および下部選択ゲートをターンオン電圧VON1、VON2、およびVON5までそれぞれ引き上げることによってアクティブ化される。選択されたワード線は、ターンオン電圧VON3においてバイアスされるとアクティブ化され、上部チャネルCH1または下部チャネルCH2に関連する選択されていないワード線は、ターンオン電圧VON4においてバイアスされるとアクティブ化され、中間ダミー層は、ターンオン電圧VON4においてバイアスされる。
図10に示されているn番目の検証ステップの読出し期間T2中、選択されたビット線および選択されていないビット線は、検証電圧Vverifyまで引き上げられる。選択された上部選択ゲート、および下部選択ゲートは、選択された上部選択ゲート、および下部選択ゲートをターンオン電圧VON1およびVON5までそれぞれ引き上げることによってアクティブ化され、一方、選択されていない上部選択ゲートは、接地レベルGNDにおいてバイアスされると非アクティブ化される。上部チャネルCH1または下部チャネルCH2に関連する選択されていないワード線は、ターンオン電圧VON4においてバイアスされるとアクティブ化され、一方、選択されたワード線は、ゲートパルスによってアクティブ化される。そのような状況下で、先の1つまたは多数のプログラムステップ中に、選択されたメモリストリングのメモリセルの中にプログラミングされたデータは、検証に向けて読み出しされ得る。
図10に示されているn番目の準備ステップの期間T3中、選択されたビット線および選択されていないビット線は、検証電圧Vverifyからプリチャージ電圧VPREまで引き上げられ、選択された上部選択ゲートおよび選択されていない上部選択ゲートは、ターンオン電圧VON1およびVON2によってそれぞれアクティブ化され、それによって、電子はチャネルから流れ出す。下部選択ゲートは、接地レベルGNDにおいてバイアスされると非アクティブ化され、それによって、ビット線はソース線から分離される。選択されたワード線は、ターンオン電圧VON3においてバイアスされる。下部チャネルCH2および中間ダミー層に関連する選択されていないワード線のレベルは、ターンオン電圧VON4から接地レベルGNDへと次第に低下し、一方、上部チャネルCH1に関連する選択されていないワード線は、ターンオン電圧VON4においてバイアスされるとアクティブ化された状態を維持する。そのため、中間ストレージ層に蓄積される電子は、選択されたビット線によって流れ出すことが可能である。
図10に示されているn番目の準備ステップ中の期間T4の開始時に、上部チャネルCH1に関連する選択されたワード線および選択されていないワード線のレベルは、接地レベルGNDへと次第に低下し、下部チャネルCH2および中間ダミー層に関連する選択されていないワード線は、接地レベルGNDにおいて依然、バイアスされる。その一方で、選択された上部選択ゲートは、n番目の準備ステップの期間T4中、ターンオン電圧VON1においてバイアスされるとアクティブ化された状態を維持し、それによって、上部チャネルCH1に関連する選択されたワード線および選択されていないワード線のレベルが落ち込んだとき生成された電子は、選択されたビット線によって流れ出すことが可能になる。
図10に示されているn番目の準備ステップの期間T5中、選択された上部選択ゲートおよび選択されていない上部選択ゲートは、接地レベルにおいてバイアスされると非アクティブ化される。
図10に示されている(n+1)番目のプログラムステップの期間T6中、選択されたメモリセルは、選択されたワード線をパス電圧VPASSまで、次いで、プログラム電圧VPGMまでランピングし、選択されていないワード線をパス電圧VPASSにおいてバイアスし、選択されたビット線を接地レベルGNDにおいてバイアスし、選択されていないビット線をプリチャージ電圧VPREにおいてバイアスし、選択された上部選択ゲートをターンオン電圧VON1においてバイアスし、選択されていない上部選択ゲートおよび下部選択ゲートを接地レベルGNDにおいてバイアスすることによってプログラミングされ得る。
1つの実施形態においては、図3に示されている制御回路構成20、読出し/書込み回路30Aおよび30B、行デコーダ40Aおよび40B、列デコーダ50Aおよび50B、ならびに/もしくはコントローラ60のうちの1つまたはいずれかの組合せは、図7、図8、および図10に示されているプログラミングの工程を実行することができる制御ユニットと呼ぶことができる。
本発明においては、チャネル積層3Dメモリデバイスにおける垂直NANDストリングは、ISPPスキームを使用してプログラミングされ得、準備ステップが、各検証ステップの直後および対応する検証ステップの開始前に導入される。準備ステップ中、チャネルの中に蓄積される電子は、選択されたビット線によって流れ出して、チャネルの結合効果を促進させることが可能であり、それによって、プログラムディスターブが抑えられ、プログラム速度が上がる。
当業者は、本考案および方法の数多くの修正形態ならびに代替形態が、本発明の教示を維持しながら作成され得ることを容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界および範囲によってのみ限定されるものと見なすべきである。
10 メモリセル
20 制御回路構成
22 状態マシン
24 オンチップアドレスデコーダ
26 電力制御モジュール
30A、30B 読出し/書込み回路
40A、40B 行デコーダ
50A、50B 列デコーダ
60 コントローラ
70 メモリチップ
82、84 信号線
100 平面型メモリデバイス
500 チャネル積層メモリデバイス
BDT 下部ダミートランジスタ
BLOCK1～BLOCKI ブロック
BL1～BLM ビット線
BSG 下部選択ゲート
BSGL 下部選択ゲート線
CG1、CG2、CG3、CG4、CG_DT、CG_DB コントロールゲート
CH、CH1、CH2 チャネル
DMX1～DMX2、DMY1～DMY2 ダミーストレージエリア
FG1、FG2、FG3、FG4、FG_DT、FG_DB フローティングゲート
GND 接地レベル
ST1～ST4 ストレージトランジスタ
TDT 上部ダミートランジスタ
TSG 上部選択ゲート
TSGL 上部選択ゲート線
T1～T6 期間
VON1、VON2、VON3、VON4、VON5 ターンオン電圧
VVF1～VVFN 閾値電圧
VPASS パス電圧
VPGM プログラム電圧
VPP1～VPPN ゲート電圧
VPRE プリチャージ電圧
Vverify 検証電圧
WL1、WL2、WL3、WL4、TDWL、BDWL、WL1～WLN ワード線

Claims (16)

  1. 複数のメモリセル、複数のワード線、複数のビット線、複数の上部選択ゲート、および下部選択ゲートを含むメモリデバイスをプログラミングする方法であって、
    前記複数のメモリセルに対して第1のプログラムステップを実行する段階と、
    前記第1のプログラムステップを実行した後、前記複数のメモリセルに対して第1の検証ステップを実行する段階と、
    前記第1の検証ステップを実行した後、前記複数のメモリセルに対して準備ステップを、
    前記下部選択ゲートを非アクティブ化すること、
    前記準備ステップ中の第1の時点において、前記複数のワード線のうちの選択されたワード線および選択されていないワード線を非アクティブ化すること、ならびに
    前記準備ステップ中の第2の時点において、前記複数の上部選択ゲートのうちの選択された上部選択ゲートおよび選択されていない上部選択ゲートを非アクティブ化すること
    によって実行する段階と、
    前記準備ステップを実行した後、前記複数のメモリセルのうちの前記第1の検証ステップに不合格の1つまたは多数のメモリセルに対して第2のプログラムステップを実行する段階と
    を含む方法。
  2. 前記複数のメモリセルに対して前記準備ステップを実行する段階が、
    前記準備ステップ中、前記複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧でバイアスする段階、
    前記準備ステップの第1の期間中、および前記第1の期間に続く前記準備ステップの第2の期間中、前記選択された上部選択ゲートを第1のターンオン電圧でバイアスする段階、
    前記第1の期間中および前記第2の期間中、前記選択されていない上部選択ゲートを第2のターンオン電圧でバイアスする段階、
    前記第2の期間に続く前記準備ステップの第3の期間中、前記選択された上部選択ゲートおよび前記選択されていない上部選択ゲートを接地電圧でバイアスする段階、
    前記第1の期間中、前記選択されたワード線を第3のターンオン電圧でバイアスする段階、
    前記第1の期間中、前記選択されていないワード線を第4のターンオン電圧でバイアスする段階、
    前記第2の期間中および前記第3の期間中、前記選択されたワード線および前記選択されていないワード線を前記接地電圧でバイアスする段階、ならびに
    前記準備ステップ中、前記下部選択ゲートを前記接地電圧でバイアスする段階
    をさらに含む、請求項1に記載の方法。
  3. 前記複数のメモリセルに対して前記第1の検証ステップを実行する段階が、
    前記第1の検証ステップのプリチャージ期間中、前記複数のビット線のうちの選択されたビット線および選択されていないビット線を非アクティブ化する段階、
    前記第1の検証ステップの前記プリチャージ期間中、前記選択された上部選択ゲート、前記選択されていない上部選択ゲート、前記選択されたワード線、前記選択されていないワード線、および前記下部選択ゲートをアクティブ化する段階、
    前記プリチャージ期間に続く前記第1のプログラムステップの読出し期間中、前記選択されたビット線および前記選択されていないビット線を検証電圧でバイアスする段階、
    前記第1の検証ステップの前記読出し期間中、前記選択された上部選択ゲート、前記選択されたワード線、前記選択されていないワード線、および前記下部選択ゲートをアクティブ化する段階、ならびに
    前記第1の検証ステップの前記読出し期間中、前記選択されていない上部選択ゲートを非アクティブ化する段階
    を含む、請求項1に記載の方法。
  4. 前記複数のメモリセルに対して前記第1のプログラムステップを実行する段階が、
    前記選択されたワード線をパス電圧まで、次いで、プログラム電圧までランピングする段階、
    前記選択されていないワード線を前記パス電圧でバイアスする段階、
    前記複数のビット線のうちの選択されていないビット線をプリチャージ電圧でバイアスする段階、
    前記選択された上部選択ゲートをアクティブ化する段階、ならびに
    前記複数のビット線のうちの選択されたビット線、前記選択されていない上部選択ゲート、および前記下部選択ゲートを非アクティブ化する段階
    を含む、請求項1に記載の方法。
  5. 下部選択ゲート、選択されたビット線、および第1の群のワード線に関連する第1のチャネル、前記第1のチャネルに積み重ねられており、選択された上部選択ゲート、前記選択されたビット線、および第2の群のワード線に関連する第2のチャネル、ならびに前記第1のチャネルと前記第2のチャネルとの間に配設される中間ダミー層を含むメモリデバイスをプログラミングする方法であって、
    前記第1のチャネルおよび前記第2のチャネルに対して第1のプログラムステップを実行する段階と、
    前記第1のプログラムステップを実行した後、前記第1のチャネルおよび前記第2のチャネルに対して第1の検証ステップを実行する段階と、
    前記第1の検証ステップを実行した後、前記第1のチャネルおよび前記第2のチャネルに対して準備ステップを、
    前記下部選択ゲートを非アクティブ化すること、
    前記準備ステップ中の第1の時点において、前記中間ダミー層および前記第1の群のワード線のうちの選択されていないワード線を非アクティブ化すること、
    前記準備ステップ中の第２の時点において、前記第2の群のワード線のうちの選択されていないワード線を非アクティブ化すること、
    前記第2の時点において、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの選択されたワード線を非アクティブ化すること、ならびに
    前記準備ステップ中の、前記第2の時点よりも後に生じる第3の時点において、前記選択された上部選択ゲートを非アクティブ化すること
    によって実行する段階と、
    前記準備ステップを実行した後、前記第1の検証ステップに不合格の前記第1のチャネルの中の、または前記第2のチャネルの中の1つもしくは多数のメモリセルに対して第2のプログラムステップを実行する段階と
    を含む方法。
  6. 前記第1のチャネルまたは前記第2のチャネルに対して前記準備ステップを実行する段階が、
    前記準備ステップ中、前記選択されたビット線および選択されていないビット線をプリチャージ電圧でバイアスする段階、
    前記準備ステップの第1の期間中および前記第1の期間に続く前記準備ステップの第2の期間中、前記選択された上部選択ゲートを第1のターンオン電圧でバイアスする段階、
    前記第1の期間中および前記第2の期間中、前記選択されていない上部選択ゲートを第2のターンオン電圧でバイアスする段階、
    前記第2の期間に続く前記準備ステップの第3の期間中、前記選択された上部選択ゲートおよび前記選択されていない上部選択ゲートを接地電圧でバイアスする段階、
    前記第1の期間中、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線を第3のターンオン電圧でバイアスする段階、
    前記第1の期間中、前記第2の群のワード線のうちの前記選択されていないワード線を第4のターンオン電圧でバイアスする段階、
    前記第2の期間中および前記第3の期間中、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、および前記第2の群のワード線のうちの前記選択されていないワード線を前記接地電圧でバイアスする段階、
    前記第1の期間中、前記第1の群のワード線のうちの前記選択されていないワード線のレベルを前記第4のターンオン電圧から前記接地レベルまで低減する段階、
    前記第2の期間中および前記第3の期間中、前記第1の群のワード線のうちの前記選択されていないワード線を前記接地電圧でバイアスする段階、ならびに
    前記準備ステップ中、前記下部選択ゲートを前記接地電圧でバイアスする段階
    をさらに含む、請求項5に記載の方法。
  7. 前記第1のチャネルおよび前記第2のチャネルに対して前記第1の検証ステップを実行する段階が、
    前記第1の検証ステップのプリチャージ期間中、前記選択されたビット線および選択されていないビット線を非アクティブ化する段階、
    前記第1の検証ステップの前記プリチャージ期間中、前記選択された上部選択ゲート、選択されていない上部選択ゲート、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、前記第1の群のワード線のうちのおよび前記第2の群のワード線のうちの前記選択されていないワード線、ならびに前記下部選択ゲートをアクティブ化する段階、
    前記プリチャージ期間に続く前記第1のプログラムステップの読出し期間中、前記選択されたビット線および前記選択されていないビット線を検証電圧でバイアスする段階、
    前記第1の検証ステップの前記読出し期間中、前記選択された上部選択ゲート、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されていないワード線、および前記下部選択ゲートをアクティブ化する段階、ならびに
    前記第1の検証ステップの前記読出し期間中、前記選択されていない上部選択ゲートを非アクティブ化する段階
    を含む、請求項5に記載の方法。
  8. 前記複数のメモリセルに対して前記第1のプログラムステップを実行する段階が、
    前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線をパス電圧まで、次いで、プログラム電圧までランピングする段階、
    前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されていないワード線を前記パス電圧でバイアスする段階、
    選択されていないビット線をプリチャージ電圧でバイアスする段階、
    前記選択された上部選択ゲートをアクティブ化する段階、ならびに
    前記選択されたビット線、前記選択されていない上部選択ゲート、および前記下部選択ゲートを非アクティブ化する段階
    を含む、請求項5に記載の方法。
  9. 複数のメモリセル、
    複数のワード線、
    前記複数のメモリセルの上に前記複数のワード線に対して直角をなす方向に延びる複数のビット線、
    ビット線コンタクトを介して、前記複数のメモリセルを前記複数のビット線に接続するように構成されている複数の上部選択ゲート、
    前記複数のメモリセルをソース線に接続するように構成されている下部選択ゲート、および
    制御ユニット
    を備えるメモリデバイスであって、前記制御ユニットは、
    前記複数のメモリセルに対して第1のプログラムステップを実行し、
    前記第1のプログラムステップを実行した後、前記複数のメモリセルに対して第1の検証ステップを実行し、
    前記第1の検証ステップを実行した後、前記複数のメモリセルに対して準備ステップを
    前記下部選択ゲートを非アクティブ化すること、
    前記準備ステップ中の第1の時点において、前記複数のワード線のうちので選択されたワード線および選択されていないワード線を非アクティブ化すること、ならびに
    前記準備ステップ中の第2の時点において、前記複数の上部選択ゲートの中で選択された上部選択ゲートおよび選択されていない上部選択ゲートを非アクティブ化すること
    によって実行し、
    前記準備ステップを実行した後、前記複数のメモリセルのうちの前記第1の検証ステップに不合格の1つまたは多数のメモリセルに対して第2のプログラムステップを実行する
    ように構成されている、メモリデバイス。
  10. 前記制御ユニットが、前記複数のメモリセルに対して前記準備ステップを
    前記準備ステップ中、前記複数のビット線のうちの選択されたビット線および選択されていないビット線をプリチャージ電圧でバイアスすること、
    前記準備ステップの第1の期間中、および前記第1の期間に続く前記準備ステップの第2の期間中、前記選択された上部選択ゲートを第1のターンオン電圧でバイアスすること、
    前記第1の期間中および前記第2の期間中、前記選択されていない上部選択ゲートを第2のターンオン電圧でバイアスすること、
    前記第2の期間に続く前記準備ステップの第3の期間中、前記選択された上部選択ゲートおよび前記選択されていない上部選択ゲートを接地電圧でバイアスすること、
    前記第1の期間中、前記選択されたワード線を第3のターンオン電圧でバイアスすること、
    前記第1の期間中、前記選択されていないワード線を第4のターンオン電圧でバイアスすること、
    前記第2の期間中および前記第3の期間中、前記選択されたワード線および前記選択されていないワード線を前記接地電圧でバイアスすること、ならびに
    前記準備ステップ中、前記下部選択ゲートを前記接地電圧でバイアスすること
    によって実行するようにさらに構成されている、請求項9に記載のメモリデバイス。
  11. 前記制御ユニットが、前記複数のメモリセルに対して前記第1の検証ステップを
    前記第1の検証ステップのプリチャージ期間中、前記複数のビット線のうちの選択されたビット線および選択されていないビット線を非アクティブ化すること、
    前記第1の検証ステップの前記プリチャージ期間中、前記選択された上部選択ゲート、前記選択されていない上部選択層、前記選択されたワード線、前記選択されていないワード線、および前記下部選択ゲートをアクティブ化すること、
    前記プリチャージ期間に続く前記第1のプログラムステップの読出し期間中、前記選択されたビット線および前記選択されていないビット線を検証電圧でバイアスすること、
    前記第1の検証ステップの前記読出し期間中、前記選択された上部選択ゲート、前記選択されたワード線、前記選択されていないワード線、および前記下部選択ゲートをアクティブ化すること、ならびに
    前記第1の検証ステップの前記読出し期間中、前記選択されていない上部選択ゲートを非アクティブ化すること
    によって実行するようにさらに構成されている、請求項9に記載のメモリデバイス。
  12. 前記制御ユニットが、前記複数のメモリセルに対して前記第1のプログラムステップを
    前記選択されたワード線をパス電圧まで、次いで、プログラム電圧までランピングすること、
    前記選択されていないワード線を前記パス電圧でバイアスすること、
    前記複数のビット線のうちの選択されていないビット線をプリチャージ電圧でバイアスすること、
    前記選択された上部選択ゲートをアクティブ化すること、ならびに
    前記複数のビット線のうちの選択されたビット線、前記選択されていない上部選択ゲート、および前記下部選択ゲートを非アクティブ化すること
    によって実行するようにさらに構成されている、請求項9に記載のメモリデバイス。
  13. 下部選択ゲート、選択されたビット線、および第1の群のワード線に関連する第1のチャネル、
    前記第1のチャネルに積み重ねられており、選択された上部選択ゲート、前記選択されたビット線、および第2の群のワード線に関連する第2のチャネル、
    前記第1のチャネルと前記第2のチャネルとの間に配設される中間ダミー層、ならびに
    制御ユニット
    を備えるメモリデバイスであって、前記制御ユニットは、
    前記第1のチャネルおよび前記第2のチャネルに対して第1のプログラムステップを実行し、
    前記第1のプログラムステップを実行した後、前記第1のチャネルおよび前記第2のチャネルに対して第1の検証ステップを実行し、
    前記第1の検証ステップを実行した後、前記第1のチャネルおよび前記第2のチャネルに対して準備ステップを
    前記下部選択ゲートを非アクティブ化すること、
    前記準備ステップ中の第1の時点において、前記中間ダミー層および前記第1の群のワード線のうちの選択されていないワード線を非アクティブ化すること、
    前記準備ステップ中の第2の時点において、前記第2の群のワード線のうちの選択されていないワード線を非アクティブ化すること、
    前記第2の時点において、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの選択されたワード線を非アクティブ化すること、ならびに
    前記準備ステップ中、前記第2の時点よりも後に生じる第3の時点において、前記選択された上部選択ゲートを非アクティブ化すること
    によって実行し、
    前記準備ステップを実行した後、前記第1の検証ステップに不合格の前記第1のチャネルの中の、または前記第2のチャネルの中の1つもしくは多数のメモリセルに対して第2のプログラムステップを実行する
    ように構成されている、メモリデバイス。
  14. 前記制御ユニットが、前記第1のチャネルおよび前記第2のチャネルに対して前記準備ステップを、
    前記準備ステップ中、前記選択されたビット線および選択されていないビット線をプリチャージ電圧でバイアスすること、
    前記準備ステップの第1の期間中および前記第1の期間に続く前記準備ステップの第2の期間中、前記選択された上部選択ゲートを第1のターンオン電圧でバイアスすること、
    前記第1の期間中および前記第2の期間中、前記選択されていない上部選択ゲートを第2のターンオン電圧でバイアスすること、
    前記第2の期間に続く前記準備ステップの第3の期間中、前記選択された上部選択ゲートおよび前記選択されていない上部選択ゲートを接地電圧でバイアスすること、
    前記第1の期間中、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線を第3のターンオン電圧でバイアスすること、
    前記第1の期間中、前記第2の群のワード線のうちの前記選択されていないワード線を第4のターンオン電圧でバイアスすること、
    前記第2の期間中および前記第3の期間中、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、および前記第2の群のワード線のうちの前記選択されていないワード線を前記接地電圧でバイアスすること、
    前記第1の期間中、前記第1の群のワード線のうちの前記選択されていないワード線のレベルを前記第4のターンオン電圧から前記接地レベルまで低減すること、
    前記第2の期間中および前記第3の期間中、前記第1の群のワード線のうちの前記選択されていないワード線を前記接地電圧でバイアスすること、ならびに
    前記準備ステップ中、前記下部選択ゲートを前記接地電圧でバイアスすること
    によって実行するようにさらに構成されている、請求項13に記載のメモリデバイス。
  15. 前記制御ユニットが、前記第1のチャネルおよび前記第2のチャネルに対して前記第1の検証ステップを
    前記第1の検証ステップのプリチャージ期間中、前記選択されたビット線および選択されていないビット線を非アクティブ化すること、
    前記第1の検証ステップの前記プリチャージ期間中、前記選択された上部選択ゲート、選択されていない上部選択ゲート、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、前記第1の群のワード線のうちのおよび前記第2の群のワード線のうちの前記選択されていないワード線、ならびに前記下部選択ゲートをアクティブ化すること、
    前記プリチャージ期間に続く前記第1のプログラムステップの読出し期間中、前記選択されたビット線および前記選択されていないビット線を検証電圧でバイアスすること、
    前記第1の検証ステップの前記読出し期間中、前記選択された上部選択ゲート、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線、前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されていないワード線、および前記下部選択ゲートをアクティブ化すること、ならびに
    前記第1の検証ステップの前記読出し期間中、前記選択されていない上部選択ゲートを非アクティブ化すること
    によって実行するようにさらに構成されている、請求項13に記載のメモリデバイス。
  16. 前記制御ユニットが、前記第1のチャネルおよび前記第2のチャネルに対して前記第1のプログラムステップを
    前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されたワード線をパス電圧まで、次いで、プログラム電圧までランピングすること、
    前記第1の群のワード線のうちのまたは前記第2の群のワード線のうちの前記選択されていないワード線を前記パス電圧でバイアスすること、
    選択されていないビット線をプリチャージ電圧でバイアスすること、
    前記選択された上部選択ゲートをアクティブ化すること、ならびに
    前記選択されたビット線、前記選択されていない上部選択ゲート、および前記下部選択ゲートを非アクティブ化すること
    によって実行するようにさらに構成されている、請求項13に記載のメモリデバイス。
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