CN1228784C - 非易失性半导体存储装置的编程方法 - Google Patents

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Abstract

提供可以对双存储单元适当地进行数据编程动作的非易失性半导体存储装置的编程方法。是对双存储单元(i)的存储元件108B进行数据编程的方法。将字线WL1设定为编程用字线选择电压(1V)，将控制门CG[i+1]设定为编程用控制门电压(5.5V)，将控制门CG[i]设定为过载电压(2.5V)，将位线BL[i+1]设定为编程用位线电压(5V)，将位线BL[i]与恒流源404连接。

Description

非易失性半导体存储装置的编程方法
技术领域
本发明涉及由具有利用1个字门和2个控制门控制的2个非易失性存储元件的双存储单元构成的非易失性半导体存储装置的编程方法。
背景技术
作为非易失性半导体存储装置，已知的有沟道与栅极间的栅极绝缘层由氧化硅膜、氮化硅膜和氧化硅膜的集层体构成的电荷被俘获到氮化硅膜上的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor或-substrate)型的。
该MONOS型非易失性半导体存储装置已在文献(Y.Hayashi，etal，2000 Symposium on VLSI Technology Digest of Technical Papersp.122-p.123)中公开了。在该文献中，公开了具有利用1个字门和2个控制门控制的2个非易失性存储元件(MONOS存储元件)的双MONOS快速存储单元。即，1个快速存储单元具有2个电荷的俘获位置。
将具有这种结构的多个双MONOS快速存储单元分别在行方向和列方向排列多个，就构成存储单元阵列区域。
为了驱动该双MONOS快速存储单元，需要2条位线、1条字线和2条控制门线。但是，驱动大量的双存储单元时，不同的控制门也设定为相同的电位时，可以共同连接这些线。
这种快速存储器的动作，有数据擦除、编程和读出。数据的编程和读出，通常用8位或16的选择单元同时进行。
这里，在MONOS快速存储器中，元件相互不分离的多个双MONOS快速存储单元与1条字线连接。并且，为了将数据对某一特定的选择单元(选择的非易失性存储元件)进行编程，不仅必须设定具有该选择单元的双MONOS快速存储器的电压，而且必须适当地设定与其相邻的双MONOS快速存储单元的电压。
发明内容
本发明的目的旨在提供将数据对选择单元进行编程时向包含该选择单元的双存储单元和与其相邻的双存储单元适当地设定电压从而可以可靠地进行向选择单元的数据编程的非易失性半导体存储装置的编程方法。
本发明的一个形式是排列多个具有利用1个字门和第1、第2控制门控制的第1、第2非易失性存储元件的双存储单元，在上述字门与1条字线连接的相邻的3个双存储单元(i-1)、(i)、(i+1)中，将数据对上述双存储单元(i)的上述第2非易失性存储元件进行编程的方法，其特征在于：将上述字线设定为编程用字线选择电压，将上述双存储单元(i)的上述第2控制门和上述双存储单元(i+1)的上述第1控制门设定为编程用控制门电压，将上述双存储单元(i-1)的上述第2控制门和上述双存储单元(i)的上述第1控制门设定为过载电压，将与上述双存储单元(i)的上述第2非易失性存储元件和上述双存储单元(i+1)的上述第1非易失性存储元件共同连接的位线设定为编程用位线电压，将与上述双存储单元(i-1)的上述第2非易失性存储元件和上述双存储单元(i)的上述第1非易失性存储元件共同连接的位线与恒流源连接，上述编程用字线选择电压设定为可以使在包含编程的上述非易失性存储元件的上述双存储单元的源极-漏极间流过比在上述恒流源中流过的电流大的电流的高电压。
本发明的其他形式是排列多个具有利用1个字门和第1、第2控制门控制的第1、第2非易失性存储元件的双存储单元，在上述字门与1条字线连接的相邻的3个双存储单元(i-1)、(i)、(i+1)中，将数据对上述双存储单元(i)的上述第1非易失性存储元件进行编程的方法，其特征在于：将上述字线设定为编程用字线选择电压，将上述双存储单元(i-1)的上述第2控制门和上述双存储单元(i)的上述第1控制门设定为编程用控制门电压，将上述双存储单元(i)的上述第2控制门和上述双存储单元(i+1)的上述第1控制门设定为过载电压，将与上述双存储单元(i-1)的上述第2非易失性存储元件和上述双存储单元(i)的上述第1非易失性存储元件共同连接的位线设定为编程用位线电压，将与上述双存储单元(i)的上述第2非易失性存储元件和上述双存储单元(i+1)的上述第1非易失性存储元件共同连接的位线与恒流源连接，上述编程用字线选择电压设定为可以使在包含编程的上述非易失性存储元件的上述双存储单元的源极-漏极间流过比在上述恒流源中流过的电流大的电流的高电压。
在本发明的任一形式中，在编程时通过流恒流源限制流入位线的电流，适当地设定该位线的电压，便可可靠地进行编程动作。
这样，在编程时流入位线的电流便可由恒流源限制为一定，所以，适当地设定该位线的电压，便可可靠地进行编程动作。
第1、第2非易失性存储元件，作为电荷的俘获位置，可以具有由氧化膜(O)、氮化膜(N)和氧化膜(O)构成的ONO膜，但是，不限于该结构，也可以采用区域结构。
附图的简单说明
图1是本发明实施例1的非易失性半导体存储装置使用的存储单元的剖面图。
图2(A)是图1所示的非易失性半导体存储装置全体的平面设计图、图2(B)是图2(A)中的2个扇区的平面图、图2(C)是图2(B)中的1个存储块的平面图、图2(D)是图2(C)中的1个大块的平面图、图2(E)是图2(D)中的1个小块的平面图。
图3是用于说明图2(B)所示的1个扇区的大量的小存储块及其配线的概略说明图。
图4是图3所示的小存储块的电路图。
图5是表示图3所示的小存储块与控制门驱动器的关系的电路图。
图6是表示相邻的2个扇区中的2个存储块与局域驱动器的关系的概略说明图。
图7是表示选择块、与该选择块相对的非选择的对向块和其他非选择块的概略说明图。
图8是图1所示的存储单元的等效电路图。
图9是用于说明图1所示的非易失性半导体存储装置的数据读出动作的概略说明图。
图10是用于说明数据读出时选择块内的电压设定的概略说明图。
图11是表示图1所示的存储单元中的控制门电压VCG与源极—漏极电流Ids的关系的特性图。
图12是用于说明数据读出时的非选择的对向块内的电压设定的概略说明图。
图13是用于说明数据读出时对向块以外的非选择块内的电压设定的概略说明图。
图14是用于说明图1所示的非易失性半导体存储装置的数据写入(编程)动作的概略说明图。
图15是用于说明数据编程时的选择块内的电压设定的概略说明图。
图16是概略地表示与位线连接的Y通路电路的电路图。
图17是用于说明数据编程时的非选择的对向块内的电压设定的概略说明图。
图18是用于说明数据编程时的对向块以外的非选择块内的电压设定的概略说明图。
图19是用于说明对与图15不同的选择位置的存储元件进行数据编程时的选择块内的电压设定的概略说明图。
图20是用于说明图1所示的非易失性半导体存储装置的数据擦除动作的概略说明图。
图21是用于说明数据擦除时的选择块内的电压设定的概略说明图。
图22是用于说明数据擦除时的非选择的对向块内的电压设定的概略说明图。
图23是用于说明数据擦除时的对向块以外的非选择块内的电压设定的概略说明图。
发明的具体实施方式
下面，参照附图说明本发明的实施例。
(双存储单元结构)
图1表示非易失性半导体存储装置的一个剖面。在图1中，1个双存储单元100具有在P型势阱102上通过门氧化膜由例如包含多晶硅的材料形成的字门104、第1及第2控制门106A及106B和第1及第2存储元件(MONOS存储元件)108A及108B。
第1及第2控制门108A及108B在字门104的两侧壁上形成，分别与字门104电气绝缘。
第1、第2存储元件108A、108B分别通过在由与MONOSM(金属)相当的多晶硅形成的第1及第2控制门106A和106B中的1个与P型势阱102之间集层氧化膜(O)、氮化膜(N)和氧化膜(O)而构成。第1、第2控制门106A、106B也可以由硅化物等带电材料构成。
这样，1个双存储单元100就具有包括分立门(第1、第2控制门106A、106B)的第1、第2MONOS存储元件108A、108B，由第1、第2MONOS存储元件108A、108B共用1个字美国104。
第1、第2MONOS存储元件108A、108B分别起电荷俘获位置的功能。第1、第2MONOS存储元件108A、108B分别可以由ONO膜109俘获电荷。
如图1所示，在行方向(图1的第2方向B)间隔地排列的多个字门104共同与由多晶硅化物等形成的1条字线WL连接。
另外，图1所示的控制门106A、106B沿列方向(图1的与纸面垂直的第1方向A)延伸，由在列方向排列的多个双存储单元100共用。因此，也将符号106A、106B称为控制门线。
这里，由例如字门、控制门、字线之上的上层的金属层形成的子控制门线SCG[i+1]与第[i]个双存储单元100[i]的控制门线106B和第[i+1]个双存储单元100[i+1]的控制门线106A连接。
在P型势阱102上，设置了第[i]个双存储单元100[i]的MONOS存储元件108B、第[i+1]个双存储单元100[i+1]个MONOS存储元件108A共用的第[i+1]个杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]是在例如P型势阱内形成的n型杂质层，沿列方向(图1的与纸面垂直的第1方向A)延伸，起由在列方向排列的多个双存储单元100共用的位线的功能。因此，也将符号110[i]、[i+1]、[i+2]等称为位线BL[i]、[i+1]、[i+2]。
(非易失性半导体存储装置的全体结构)
下面，参照图2(A)～图2(E)说明使用上述双存储单元100构成的非易失性半导体存储装置的全体结构。
图2(A)是1个芯片的非易失性半导体存储装置的平面设计图，具有存储单元阵列区域200和全局字线译码器201。存储单元阵列区域200具有例如第0～第63的共计64个扇区210。
64个扇区210如图2(A)所示的那样，是在第2方向(行方向)B分别分割存储单元阵列区域200而形成的区域，各扇区210具有以第1方向(列方向)A为长度方向的纵长形状。数据擦除的最小单位就是扇区210，扇区210内的存储数据一起或分时擦除。
存储单元阵列区域200具有例如4K条字线WL和4K条位线BL。这里，在本实施例中，由于2个MONOS存储元件108A、108B与1条位线BL连接，所以，4K条位线BL就意味着8K比特的存储容量。各扇区210的存储容量是存储器全体的存储容量的1/64，从而具有由(4K条字线WL)×(64条位线BL)×2定义的存储容量。
图2(B)表示图2(A)所示的非易失性半导体存储装置的相邻的第0和第1扇区210的详细情况。如图2(B)所示，在2个扇区210的两侧，配置了局域驱动器(包括局域控制门驱动器、局域位线选择驱动器和局域字线驱动器)220A、220B。另外，在2个扇区210和2个局域驱动器220A、220B的例如上边配置了扇区控制电路222。
各扇区210在第方向分割成具有可以读出/写入16位的数据的I/O0～I/O15用的16个存储块(与输入输出位对应的存储块)214。各存储块214如图2(B)所示的那样，具有4K(4096)条字线WL。
如图2(C)所示，图2(B)所示的1个扇区210在第1方向A分割成8个大块212。各大块212如图2(D)所示的那样，在第1方向A分割为8个小块215。
各小块215如图2(E)所示，具有64条字线WL。
(扇区的详细情况)
图3表示图2(A)所示的扇区0的详细情况。图3所示的小存储块216，如图4所示，是将双存储单元100在列方向排列例如64个、在行方向排列例如4个而成的。例如4条子控制门线SCG0～SCG3、作为数据的输入输出线的4条位线BL0～BL3和64条字线WL与1个小存储块216连接。
这里，偶数列(第0列或第2列)的多个双存储单元的各个第2控制门106B和奇数列(第1列或第3列)的多个双存储单元的各个第1控制门106A共同与偶数的子控制门线SCG0、SCG2连接。同样，奇数列(第1列或第3列)的多个双存储单元的各个第2控制门106B和偶数列(第2列或第4列)的多个双存储单元的各个第1控制门106A共同与奇数的子控制门线SCG1、SCG3连接。
如图3所示，在1个存储块214内，在列方向排列了64个小存储块216，为了进行16位的输入输出，在行方向排列了与16个的I/O0～I/O15对应的16个存储块214。
在行方向排列的16个小存储块216的16条子控制门线SCG0在行方向共同与主控制门线MCG0连接。同样，16条子控制门线SCG1共同与主控制门线MCG1连接，16条子控制门线SCG2共同与主控制门线MCG2连接，16条子控制门线SCG3共同与主控制门线MCG3连接。
另外，设置了作为该扇区0的控制门驱动部的CG驱动器300-0～300-63。在行方向延伸的上述4条主控制门线MCG0～MCG3与该CG驱动器300连接。
图5表示相互相邻的扇区0与扇区1的关系。扇区0和扇区1共用字线WL，主控制门线MCG和主控制位线分别独立地设置。特别是，在图5中，表示出了与扇区0对应的CG驱动器300-0、300-1和与扇区1对应的CG驱动器301-0、301-1，CG驱动器按各扇区独立地设置。
按各小存储块216配置的各位线BL0(杂质层)共同与作为金属配线的主位线MBL连接。该主位线MBL由在列方向排列的小存储块间所共有。在从该主位线MBL到小存储块内的各位线BL0的各路径的途中，配置了位线选择门217A。上述位线选择门217A分别与第偶数条的位线BL0、BL2、BL4...连接，相反，虽然图5中省略了，但是，位线选择门217B则分别与第奇数条的位线BL1、BL3、BL5...连接(参见图10、图15)。
相互相邻的2个扇区即第0、第1扇区210内的2个小块215和其两侧的局域驱动器220A、220B的详细情况示于图6。如图6所示，左侧的局域驱动器220A中，配置了与图3和图5所示的CG驱动器300相当的4个局域控制门线驱动器CGDRV0～CGDRV3。同样，右侧的局域驱动器220B中，配置了与图5所示的CG驱动器301相当的4个局域控制门线驱动器CGDRV0～CGDRV3。
另外，左侧的局域驱动器220A中，配置了驱动扇区0、1内的第偶数的字线WL0、2、...62的局域字线驱动器WLDRV0、WLDRV2、...WLDRV62和驱动扇区0内的1条冗长字线的WLDRV0。右侧的局域驱动器220B中，配置了驱动扇区0、1内的第奇数的字线WL1、3、...63的局域字线驱动器WLDRV1、WLDRV3、...WLDRV63和驱动扇区1的1条冗长字线的WLDRV1。
此外，左侧的局域驱动器220A中，配置了驱动与扇区0、1的例如第偶数的位线BL0、BL2连接的位线选择门217A的局域位线驱动器BSRV0。右侧的局域驱动器220B中，配置了驱动与扇区0、1的例如第奇数的位线BL1、BL3连接的位线选择门217B的局域位线驱动器BSRV1。
(动作说明)
下面，说明本实施例的非易失性半导体存储装置的数据读出、数据编程和数据擦除的动作。
在以下的说明中，使用选择块(Selected Block)、非选择的对向块(Opposite Block)和非选择块(Unselected Block)的术语。这些术语是小块215的称呼名的种类。所谓选择块，如图7所示，如果以例如一对扇区0、1为例，就表示例如在扇区0内所选择的1个小块215。所谓非选择的对向块，就是与扇区0相邻的扇区1内的小块215，表示与选择块相邻的小块215。所谓非选择块，就表示扇区0、1内的选择块和对向块以外的所有的小块215(也包括扇区2～63)。
另外，在读出时或编程时的选择块内，有选择单元(SelectedCell：选择的双存储单元100)和非选择单元(Unselected Cell：未选择的双存储单元100)。此外，在选择单元中，有选择位置的存储元件108A或108B和对向位置的存储元件108B或108A。
在以上的定义下，读出时、编程时和擦除时的控制门线CG、位线BL和字线WL的各电位示于以下的表1和表2。
【表1】
  模式                                                                      已选择的块
  BS                       已选择的双MONOS单元              未选择的双MONOS单元
  WL           已选单元             相对单元   WL   BL   CG
  BL   CG   BL   CG
  读   4.5V(Opp.Side)Vdd(Sel.Side)   Vdd   0V   1.5V±0.1V   读出   3V   Vdd或0V   读出或0V   3V或1.5V±0.1V或0V
  编程   8V   约1V   5V   5.5V   Iprg＝5uA(0到1V)   2.5V   约1V或0V   5V或Vdd或(0到1V)   5.5V或2.5V或0V
  擦除   8V   0V   4.5到5V   -1到-3V   4.5到5V   -1到-3V
【表2】
  模式                       相对块                未选择的块
  BS   WL   BL   CG   BS   WL   BL   CG
  读   4.5V(Opp.Side)Vdd(Sel.Side)   Vdd或0V   0V   0V   0V   0V   F   0V
  编程   8V   约1V或0V   0V   0V   0V   0V   F   0V
  擦除   8V   0V   0V   0V   0V   0V   F   0V
下面，根据表1和表2说明各模式的动作。
(从存储单元的数据读出)
1个双存储单元100，如图8所示，可以模式化为将由字门104驱动的晶体管T2与由第1及第2控制门106A及106B分别驱动的晶体管T1及T3串联连接的结构。
在说明双存储单元100的动作时，如图9所示，先说明在例如扇区0中的某一选择块(选择的小块215)内相邻的3个双存储单元100[i-1]、[i]、[i+1]、[i+2]的各处的电位的设定。图9是说明从与字线WL1连接的双存储单元100[i]的字门104的右侧的MONOS存储元件108B(选择单元)中按反向模式读出数据的情况的图，图10表示这时的选择块的电压设定。
这时，作为读出用字线选择电压，将Vdd(例如1.8V)加到位于与双存储单元100[i]相同行的字门WL1上，使该行的各晶体管T2导通。另外，通过子控制门线SCG[i]将过载电压(例如3V)加到双存储单元100[i]的左侧(对向单元)的控制门106A上，使与MONOS存储元件108A相当的晶体管T1导通。作为双存储单元100[i]右侧的控制门106B的电压VCG，加上读出电压Vread(例如1.5V)。
这时，根据在字门104的右侧的MONOS存储元件108B(选择单元)上是否积累了电荷，便可按照以下方式知道与MONOS存储元件108B相当的晶体管T3的动作。
图11表示加到双存储单元100[i]的右侧(选择单元侧)的控制门106B上的电压与和其控制的MONOS存储元件108B(选择单元)相当的晶体管T3的源极漏极间流动的电流Ids的关系。
如图11所示，在MONOS存储元件108B(选择单元)上没有积累电荷时，如果控制门电压VCG超过了低的阈值电压Vlow，就开始流过电流Ids。与此相反，在MONOS存储元件108B(选择单元)上积累了电荷时，只要选择侧的控制门电压VCG没有超过高的阈值电压Vhigh，就不会开始流过电流Ids。
这里，在数据读出时加到选择侧的控制门106B上的电压Vread设定为2个阈值电压Vlow和Vhigh的大致中间的电压。
因此，在MONOS存储元件108B(选择单元)上没有积累电荷时，流过电流Ids，而在MONOS存储元件108B(选择单元)上积累了电荷时，就不流过电流Ids。
这里，如图10所示，在数据读出时将与对向单元连接的位线BL[i](杂质层110[i])与读出放大器连接，将其他的位线BL[i-1]、[i+1]、[i+2]的电位VD[i-1]、[i+1]、[i+2]分别预先设定为0V。于是，在MONOS存储元件108B(选择单元)上没有积累电荷时，由于流过电流Ids，所以，通过导通状态的晶体管T1、T2向对向侧的位线BL[i]流入例如25μA以上的电流。与此相反，在MONOS存储元件108B(选择单元)上积累了电荷时，由于不流过电流Ids，所以，即使晶体管T1、T2是导通状态，流入与对向单元连接的位线BL[i]的电流也小于例如10nA。因此，通过用读出放大器检测流入对向侧的位线BL[i]的电流，便可从双存储单元100[i]的MONOS存储元件108B(选择单元)进行数据读出。
在本实施例中，如图10所示，位线选择晶体管(n型MOS晶体管)217A与位线BL[i]、[i+2]连接，位线选择晶体管217B与位线BL[i-1]、[i+1]连接。
这些选择晶体管217A、217B由于尺寸的关系难于确保高的电流驱动能力，在本实施例中，取例如沟道宽度W＝0.9μm、沟道长度L＝0.8μm。
由于需要确保上述电流，通过图中未示出的升压电路将位线选择晶体管217A的栅极电压供给与读出放大器连接的位线BL[i]，例如供给4.5V的电压。
另一方面，图10的选择侧的MONOS存储元件108A的源极侧的电压成为接近0V的电压(约数十～百mV)。因此，位线选择晶体管217B的反向栅极的影响很小，所以，将其栅极电压设定为Vdd。也可以不向该栅极供给4.5V，所以，可以减小上述升压电路(充电泵)的负载。
对于选择块内的非选择单元，就是表1所示的电压设定。
其次，在与扇区0内的选择块相对的扇区1内的对向块(小块215)中，是上述表2所示的电压设定，其详细情况示于图12。在图12中，各字线WL的电压、位线选择晶体管的栅极电压在扇区0、1中共用，所以，成为和图10所示的选择块内相同的设定。位线全部设定为0V。
在选择块和对向块以外，在扇区0～63中的非选择块(小块215)中，是上述表2所示的电压设定，其详细情况示于图13。
在该非选择块中，位线选择晶体管217A及217B的栅极电压、字线WL、控制门线CG都设定为0V。位线选择晶体管217A、217B成为截止状态，所以，位线BL成为悬浮状态。
(存储单元的编程)
图14是说明与字线WL1连接的双存储单元100[i]的字门104的右侧的MONOS存储元件108B(选择单元)的数据编程的图，图15表示选择块内的电压设定的情况。在数据编程动作之前，进行后面所述的数据擦除动作。
在图14中，和图9一样，子控制门线SCG[i]的电位设定为过载电位(例如2.5V)，子控制门线SCG[i-1]、[i+2]的电位设定为0V。这里，所谓过载电位，就是不论有无双存储单元100[i]的左侧的MONOS存储元件108A(在选择侧的元件的相反侧的元件)的编程而使与MONOS存储元件108A相当的晶体管T1导通从而流过编程电流所需要的电位。另外，图15的各字门104的电位通过字线WL1设定为比电源电压Vdd低的例如约1.0V的编程用字线选择电压。另外，双存储单元100[i+1]的右侧的控制门108B(选择单元)的电位通过子控制门线SCG[i+1]设定为作为编程用控制门电压的图4所示的写入电压Vwrite(例如5.5V)。
下面，参照图16说明位线BL的电压设定。图16概略地表示与位线BL连接的Y通路电路400的内部结构。
在Y通路电路400内，设置了用于将位线BL与读出放大器或位线驱动器连接的第1晶体管401和用于与除此以外的路径连接的第2晶体管402。第1、第2晶体管401、402的栅极上，输入相反的消耗YS0，/YS0。
在第2晶体管402的源极上，通过开关403设置了电源电压Vdd(1.8V)和例如流过5μA的恒定电流的恒流源404。
在编程时图14和图15的位线BL[i+1]的电压VD[i+1]通过图16的第1晶体管401与位线驱动器连接，设定为作为编程用位线电压的例如5V。
另外，位线BL[i+2]通过图16的第2晶体管402和开关403设定为Vdd。
位线BL[i-1]、[i]都通过图16的第2晶体管402和开关403与恒流源404连接。但是，与位线BL[i-1]连接的MONOS单元由于控制门线CG[i-1]为0V而截止，没有电流流过，所以，通过恒流源404设定为0V。
于是，双存储单元100[i]的晶体管T1、T2分别导通，电流Ids向位线BL[i]流入，另一方面，在MONOS存储元件108B的ONO膜109上，俘获沟道热电子(CHE)。就这样进行MONOS存储元件108B的编程动作，写入数据的「0」或「1」。
这里，也有将编程用字线选择电压不是设定为约1V而是设定为约0.77V并将位线BL[i]设定为0V的方法。在本实施例中，即使将编程用字线选择电压提高到约1V而源极·漏极间电流增加，在编程时流入位线BL[i]的电流也由恒流源404所限制，所以，可以将位线BL[i]的电压设定为最佳值(在0～1V的范围内，本实施例中约为0.7V)，从而可以最佳地进行编程动作。
在上述动作中，在非选择的双存储单元100[i+1]的右侧的非易失性存储元件108A的控制门上也加上5.5V。这时，将双存储单元100[i+1]的右侧的控制门CG[i+2]设定为0V，所以，在双存储单元100[i+1]的源极·漏极间(位线间)本来就没有电流流过。但是，由于5V加到位线BL[i+1]上，所以，在强电场加到双存储单元100[i+1]的源极·漏极间(位线间)时，就流过穿通电流，从而发生写入干扰。因此，使位线BL[i+2]的电压不为0V，例如设为Vdd，减小源极·漏极间的电位差，防止写入干扰。另外，通过使位线BL[i+2]的电压成为超过0V的电压最好是大于等于编程时的字线选择电压，存储单元[i+1]的晶体管T2就难于导通，所以，这样就可以防止干扰。
另外，由于需要向位线BL[i+1]供给5V，所以，将8V加到位线选择晶体管217B的栅极上。另一方面，同样也将8V加到位线选择晶体管217A的栅极上。根据上述理由，需要对位线BL[i+2]设定为Vdd，也需要将比Vdd高的电压加到晶体管217A的栅极上，所以，使用和晶体管217B的栅极电压相同的8V。位线选择诫217A的栅极电压也可以高于Vdd+Vth。
对于选择块内的非选择单元，就是表1所示的电压设定。
其次，在与扇区0内的选择块相对的扇区1内的对向块(小块215)中，是上述表2所示的电压设定，其详细情况示于图17。在图17中，各字线WL的电压、位线选择晶体管的栅极电压在扇区0、1中共用，所以，成为和图14所示的选择块内相同的设定。位线全部设定为0V。
在选择块和对向考察团以外，扇区0～63中的非选择块(小块215)中是上述表2所示的电压设定，其详细情况示于图18。
在非选择块中，位线选择晶体管217A及217B的栅极电压、字线WL、控制门线CG都设定为0V。位线选择晶体管217A、217B截止，所以，位线BL成为悬浮状态。
为了对双存储单元100[i]左侧的MONOS存储元件108A进行编程，可以将双存储单元100[i-1]、[i]、[i+1]的各处的电位如图19所示的那样设定。
(存储单元的数据擦除)
图20是将扇区0内的全部存储单元一起擦除数据的概略说明图，图21表示对该扇区0的一部分存储单元的设定电压的情况。
在图20中，各字门104的电位由字线WL设定为0V，控制门106A及106B的电位由控制门线SCG[i-1]、[i]、[i+1]、[i+2]设定为例如约-1～-3V的擦除用控制门线电压。此外，位线BL[i-1]、[i]、[i+1]、[i+2]的各电位由位线选择晶体管217A、217B和位线驱动器设定为例如4.5～5V的擦除用位线电压。
于是，俘获到各MONOS存储元件108A、108B的ONO膜109上的电子在由加到控制门上的擦除用控制门电压和加到位线上的擦除用位线电压形成的电场的作用下，通过隧道效应而擦除。这样，便可在多个双存储单元中同时擦除数据。作为擦除动作，也可以和上述不同，利用作为位的杂质层的表面的带同隧道形成热孔，擦除积累的电子。
另外，不限于将扇区内的数据1次擦除，可以分时进行数据擦除。
在与扇区0内的选择块相对的扇区1内的对向块(小块215)中，是上述表2所示的电压设定，其详细情况示于图22。在图22中，各字线WL的电压、位线选择晶体管的栅极电压在扇区0、1中共用，所以，成为和图18所示的选择块内相同的设定。位线全部设定为0V。在该对向块内的各单元中，控制门线CG和位线BL都是0V，所以，不会发生干扰。
在选择块和对向块以外，在扇区0～63中的非选择块(小块215)中，是上述表2所示的电压设定，其详细情况示于图23。
在该非选择块中，位线选择晶体管217A及217B的栅极电压、字线WL、控制门线CG都设定为0V。位线选择晶体管217A、217B截止，所以，位线BL成为悬浮状态。但是，位线BL的电压是几乎接近于0V的电压，所以，即使在该非选择块内的单元中也不会发生干扰。
本发明不限于上述实施例，在本发明主旨的范围内，可以进行各种变形实施。
例如，非易失性存储元件108A、108B的结构不限定MONOS结构。本发明可以应用于使用可以由1个字门104和第1、第2控制门106A、106B在2个地方独立地俘获电荷的各种双存储单元的非易失性半导体存储装置。
另外，在上述实施例中，扇区的分割数、大块、小块的分割数和小存储块内的存储单元数仅是一例，可以是其他各种各样的变形例。将大块的分割数取为8，是由金属配线的间距决定的。如果控制减小金属配线的间距，就可以进而增加分割数。例如，取分割数为16时，就可以进而减轻1条控制门线的负载容量(栅极容量)，所以，可以进行更高速驱动。但是，取分割数为16时，主控制门线的数将增加，所以，只能将行和空间缩小或增大面积。另外，由于控制门驱动器的数增加了，所以，也将增大该部分的面积。

Claims (3)

1.一种排列多个具有利用1个字门和第1、第2控制门控制的第1、第2非易失性存储元件的双存储单元，在上述字门与1条字线连接的相邻的3个双存储单元i-1、i、i+1中，将数据对上述双存储单元i的上述第2非易失性存储元件进行编程的方法，其特征在于：将上述字线设定为编程用字线选择电压，将上述双存储单元i的上述第2控制门和上述双存储单元i+1的上述第1控制门设定为编程用控制门电压，将上述双存储单元i-1的上述第2控制门和上述双存储单元i的上述第1控制门设定为过载电压，将与上述双存储单元i的上述第2非易失性存储元件和上述双存储单元i+1的上述第1非易失性存储元件共同连接的位线设定为编程用位线电压，将与上述双存储单元i-1的上述第2非易失性存储元件和上述双存储单元i的上述第1非易失性存储元件共同连接的位线与恒流源连接，上述编程用字线选择电压设定为可以使在包含编程的上述非易失性存储元件的上述双存储单元的源极-漏极间流过比在上述恒流源中流过的电流大的电流的高电压。
2.一种排列多个具有利用1个字门和第1、第2控制门控制的第1、第2非易失性存储元件的双存储单元，在上述字门与1条字线连接的相邻的3个双存储单元i-1、i、i+1中，将数据对上述双存储单元i的上述第1非易失性存储元件进行编程的方法，其特征在于：将上述字线设定为编程用字线选择电压，将上述双存储单元i-1的上述第2控制门和上述双存储单元i的上述第1控制门设定为编程用控制门电压，将上述双存储单元i的上述第2控制门和上述双存储单元i+1的上述第1控制门设定为过载电压，将与上述双存储单元i-1的上述第2非易失性存储元件和上述双存储单元i的上述第1非易失性存储元件共同连接的位线设定为编程用位线电压，将与上述双存储单元i的上述第2非易失性存储元件和上述双存储单元i+1的上述第1非易失性存储元件共同连接的位线与恒流源连接，上述编程用字线选择电压设定为可以使在包含编程的上述非易失性存储元件的上述双存储单元的源极-漏极间流过比在上述恒流源中流过的电流大的电流的高电压。
3.按权利要求1或2所述的非易失性半导体存储装置的编程方法，其特征在于：上述第1、第2非易失性存储元件中的各元件，作为电荷的俘获位置，具有由氧化膜、氮化膜和氧化膜构成的ONO膜，将数据在上述俘获位置进行编程。
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Termination date: 20130510