CN1542978A - 字节操作非易失性半导体存储装置 - Google Patents

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Abstract

本发明公开了一种字节操作非易失性半导体存储装置，其能够一次擦除一个字节的已存储的数据。字节存储单元可包括多个1字节存储晶体管的存储单元陈列。该些1字节存储晶体管可以沿一个方向排列，其每一个包括形成在有源区中的结区和沟道区。字节存储单元可包括字节选择晶体管。该选择晶体管可以设置在有源区中，并且包括直接与每个该1字节存储晶体管的结相邻的结区。该字节选择晶体管可以垂直于该些1字节存储晶体管排列方向地设置在该些1字节存储晶体管的上面或下面。

Description

字节操作非易失性半导体存储装置
技术领域
本发明的实施例涉及一种非易失性存储(NVM)装置，该装置是一种字节操作非易失性半导体存储装置。
背景技术
即使在不提供电力时，非易失性半导体存储装置也能够保留数据。非易失性半导体存储装置可以分为：Mask ROM(掩模只读存储器)、EPROM(电可编程只读存储器)和EEPROM(电可擦可编程只读存储器)。整体可擦除EEPROM往往称作闪速存储器或闪速EEPROM。EEPROM的每个1位存储单元都可以包括一对晶体管，一个位选择晶体管和一个存储晶体管。位选择晶体管用来选择位存储单元。存储晶体管用来存储数据。在编程数据或擦除数据时，EEPROM存储晶体管采用Fowler-Nordheim隧穿(F-N隧穿)机制来进行工作。整体可擦除闪速存储装置能够一次擦除存储在存储单元中的成组数据。依照一次可擦除的数据量，可将整体可擦除闪速存储装置分为：块可擦除、扇区可擦除、或页面可擦除闪速存储装置。整体可擦除闪速存储装置的每个1位存储单元都可以包括单个存储晶体管。
根据存储单元的连接状态，可以将闪速存储装置归类为NAND型装置或NOR型装置。尽管NAND型闪速存储器能够快速地编程和擦除数据，但是NAND型闪速存储器不能随机存取。然而，NOR型闪速存储器能够随机存取，但是其在编程和擦除数据方面较慢。NAND型闪速存储器和NOR型闪速存储器在工作机制方面有所不同。在擦除操作期间，NAND型和NOR型闪速存储器都采用F-N隧穿现象。然而，在编程操作期间，NAND型闪速存储器采用F-N隧穿工作，而NOR型闪速存储器采用沟道热电子注入(CHEI)现象工作。根据CHEI现象，源极与漏极之间的电位差引起载流子流动，同时向栅极电极施加相对高或低的电压。由此，将电子或空穴注入到浮置栅极或绝缘层(例如，氮化层)中，或者在浮置栅极或绝缘层中将其俘获。由于电子或空穴的俘获发生在源极附近，因而此方法经常称为源极侧注入(SSI)。
非易失性存储装置正用于各种应用中，并在继续积极开发新的应用。例如，可以在存储卡的嵌入式存储器中采用非易失性存储装置。存储卡(例如，闪速存储器)普遍用作诸如移动电话、机顶盒、MP3播放器、数字相机、便携式摄像机和PDA的便携式数字电子装置中的存储介质。
若非易失性存储装置操作一次擦除一个字节的数据，则非易失性存储装置的可用性就会提高。在美国专利申请第10/022,314号(美国专利申请公开号为2002/0114185 A1)中公开了字节操作非易失性存储装置的示例。图1是基于美国专利申请第10/022,314号的字节操作非易失性存储装置的说明。图1是字节操作非易失性半导体存储装置的存储单元等效电路图。图1中，在虚线内示出了“字节存储单元”(即，8位单位的存储单元)。
图1中，该字节存储单元包括存储单元块和字节操作块。存储单元块包括8个单位存储单元(single-bit memory cell)。每个单位存储单元都包括一对串联连接的晶体管。该对晶体管包括存储晶体管110和位选择晶体管120。存储晶体管110具有叠置浮置栅极型的栅极电极结构，在编程和擦除操作中，该结构经F-N隧穿进行工作。字节操作块还包括字节选择晶体管130。位选择晶体管120的源极S连接于存储晶体管110的漏极D。位选择晶体管120的漏极D连接于位线(例如，BLmo)。每条位线都并行地连接于排列在同一列中的另一个字节存储单元中的存储晶体管。字节选择晶体管130的漏极D连接于第m条程序线GSLm。字节选择晶体管130的源极S连接于存储晶体管110的栅极G。位选择晶体管120的栅极G和字节选择晶体管130通常都连接于第n条字线WLn。第n条字线WLn连接于同一行当中排列的另一个字节存储单元中的位选择晶体管120和字节选择晶体管130。
图1的非易失性半导体存储装置具有特定特性。例如，由于字节选择晶体管130能够选择字节组中的单位存储单元，因而其还可以擦除存储在字节组当中的单位存储单元中的数据。此外，在图1的非易失性存储装置中，在编程、擦除和读取过程中，经字节选择晶体管130传送的电压施加到存储晶体管110的栅极G上。由此，源极S的电压特性对半导体存储装置的工作特性有很大影响，然而流经字节选择晶体管130的沟道的电流量并非是一个重要因素。因为电流不是一个重要因素，所以可以把字节选择晶体管130设置在每个字节存储单位的一侧上。因此，字节选择晶体管130的沟道宽度并非必须要具备很大的沟道宽度。
发明内容
本发明的实施例涉及一种非易失性半导体存储装置，该装置具有高度集成的存储单元布局，这允许擦除存储在成组字节中的数据。非易失性半导体存储装置可以包括：半导体衬底、多个1字节存储晶体管和/或字节选择晶体管。有源极区和隔离区可以限定在半导体衬底上。1字节存储晶体管可以排列在一个方向上。每个存储晶体管都包括在有源极区中形成的结区和沟道区。字节选择晶体管可以设置在有源极区中，并包括直接与每个1字节存储晶体管的结相邻的结区。
所述字节选择晶体管可以与1字节存储晶体管排列方向相垂直地设置在1字节存储晶体管上面或下面。直接与字节选择晶体管的结相邻的每个1字节存储晶体管的结可以是源极区。直接与每个1字节存储晶体管的结相邻的字节选择晶体管的结都可为漏极区。同时，字节选择晶体管的结区和沟道区可以设置在未掺杂的同质半导体衬底中或者设置在掺杂的导电阱区域中。当字节选择晶体管的结区和沟道区均设置在掺杂的导电阱区域中时，1字节存储晶体管的结区和沟道区可以设置在掺杂的导电阱区域中。在工作期间，每个1字节存储晶体管都可以是采用源极侧注入(SSI)的装置。
字节选择晶体管的沟道区宽度可以比该些1字节存储晶体管的宽度之和还要大。同样，字节选择晶体管的沟道区宽度也可以等于或大于该些1字节存储晶体管的沟道区宽度与相邻的1位存储晶体管之间的隔离区宽度之和。所述隔离区可以设置在半导体衬底处。
每个1字节存储晶体管是浮置栅极型晶体管。存储晶体管可以是SONOS型晶体管和MONOS型晶体管中之一(以下，两者都称为“SONOS型晶体管”)。SONOS型存储器的栅极电极结构可以包括第一氧化层、氮化层、第二氧化层和/或导电层。这些层都顺序叠置，并可以具有相同的厚度。在实施例中，SONOS型晶体管的栅极电极结构包括：第一氧化层和氮化层。所述氮化层可以具有小于第一氧化层的厚度。第二氧化层和导电层两者可以具有与顺序叠置在一起的第一氧化层相同的厚度。
在本发明的实施例中，字节操作非易失性半导体存储装置包括多个字节存储单元。每个字节存储单元可以包括存储单元块，该存储单元块包括排列在一个方向上的1字节存储晶体管。每个字节存储单元还可以包括字节操作块，该字节操作块包括字节选择晶体管。字节操作块可以设置在存储单元块上面或下面，并且垂直于1字节存储晶体管的排列方向。
本发明的实施例涉及一种包括多条位线的装置。所述位线电性连接于1字节存储晶体管的各个漏极区。所述装置还包括多条总括源极线，这些总括源极线电性连接于字节选择晶体管的源极区。所述装置还包括多条字线，这些字线连接于1字节存储晶体管的各条栅极线。所述装置可以包括多条字节选择线，这些字节选择线连接于字节选择晶体管的栅极电极。每个1字节存储晶体管的源极区和字节选择晶体管的漏极区都可以具有共用结区。字线和字节选择线可以相互平行地设置。所述共用结区可以设置在掺杂的导电阱区域中。共用结区的一部分可以设置在掺杂的导电阱区域中，而共用结区的其它部分设置在同质半导体衬底中。
附图说明
图1是字节操作非易失性半导体存储装置的存储单元等效电路的典型电路图；
图2是字节操作非易失性半导体存储装置的存储单元等效电路的典型电路图；
图3是字节操作非易失性半导体存储装置的存储单元的典型布局图；以及
图4A、4B、5A和5B是沿着图3的A-A′线截取的典型示意剖面图。
具体实施方式
现在将参照附图，更加充分地描述本发明，附图中示出了本发明的实施例。然而，也可以通过多种不同的形式实施本发明，而不应当将其理解为限于此处所阐述的实施例。提供这些实施例是为了使本公开彻底而完整，并且将本发明的概念充分传达给本领域技术人员。附图中，为清楚起见，可以放大层的厚度，并且相同的附图标记在附图中始终表示相同元件。
图2是字节操作非易失性半导体存储装置的字节存储单元的典型电路图。图2中，字节存储单元包括：局部源极线LSL、1字节存储晶体管(1-bytememory transistor)210、以及字节选择晶体管230。1字节存储晶体管210和字节选择晶体管230连接于局部源极线LSL。该字节存储单元可以经总括源极线(global source line)GSL、位线BL、字节选择线BSL和/或字线WL连接于相邻的字节存储单元。图2中，该字节存储单元用虚线来表示。
字节存储单元可以包括存储单元块，该存储单元块包括1字节存储晶体管210、字节操作块(包括局部源极线LSLnm)、以及字节选择晶体管230。该1字节存储晶体管210可以并联连接于局部源极线LSLnm。此外，局部源极线LSLnm可以连接于字节选择晶体管230。该局部源极线LSLnm还可以连接于每个1字节存储晶体管210和字节选择晶体管230的源极S或漏极D。例如，每个1字节存储晶体管210的源极S和字节选择晶体管230的漏极D可以分别地连接于局部源极线LSLnm。
字节选择晶体管230的源极S或漏极D连接于GSLm。字节选择晶体管230的栅极G可以连接于字节选择线BSLn。每个1字节存储晶体管210的源极S或漏极D可以连接于第m条位线(即，BLm0至BLm7中之一)。存储晶体管210的栅极G可以连接于第n条字线WLn。
图2中示出的典型等效电路的特征在于连接于每个1字节存储晶体管210的源极S的字节选择晶体管230的漏极D。字节选择晶体管230的漏极D经局部源极线LSLnm而并联连接于每个1字节存储晶体管210的源极S。流经字节选择晶体管230沟道的电流经存储晶体管210的源极S流入位线BL中。
每个1字节存储晶体管210可以是通过F-N隧穿或源极侧注入(SSI)进行工作的装置。对于通过SSI进行工作的每个1字节存储晶体管210而言，源极S与漏极D之间需要足够的电位差。同样，在每个存储晶体管210的沟道中应产生足够数量的热电子或热空穴。由此，应当有足够数量的电流流过每个存储晶体管210的沟道。
可以将流经单个字节选择晶体管230的电流提供给每个1字节存储晶体管210。因此，字节选择晶体管230的电流驱动能力与存储晶体管210中的编程、擦除和读取操作相关。换言之，字节选择晶体管230应同时向1字节存储晶体管210提供用于编程与1个字节的数据相关的全部八个晶体管所需的电流。为了让足够数量的热电子或热空穴流入每个1字节存储晶体管210，应当经字节选择晶体管230向每个1字节存储晶体管210的源极S施加高电压。例如，在编程或擦除操作期间，需要将经总括源极线GSLm施加的高电压可传送到每个1字节存储晶体管210的源极S。在实施例中，字节选择晶体管230的阈值电压Vth要尽可能的低。例如，阈值电压Vth可以是0V或更低，以便使经过字节选择晶体管230的电位降最小化。
图3是根据图2的典型等效电路的字节操作非易失性半导体存储装置的典型示图。图3示出了根据本发明的实施例、相邻的两个字节存储单元的布局。字节存储单元包括1字节存储晶体管210和字节选择晶体管230。该字节存储单元经第m条位线BLm0至BLm7、第m条总括源极线GSLm、第n条字线WLn、以及第n条字节选择线BSn连接于相邻的字节存储单元。
1字节存储晶体管210排列在半导体衬底有源区中的一个方向上(例如，x轴方向)。存储块包括1字节存储晶体管210和栅极线(其延伸为第n条字线WLn的一部分)，该栅极线连接1字节存储晶体管210的栅极电极。该字节选择晶体管230可以沿着与存储晶体管210的排列方向相垂直的方向(例如，y轴方向)位于存储晶体管210的上面或下面。字节操作块包括字节选择晶体管230。存储单元块和字节选择块可以彼此平行地排列。
字节存储单元的栅极电极沿x轴方向相连，以构成字线WLn。字节存储单元的字节选择晶体管230的栅极电极沿x轴方向相连，以形成字节选择线BSLn。同时，位线BLm0至BLm7和总括源极线GSLm可以排列在与字线WLn垂直的方向上(即，沿y轴方向)。每个1字节存储晶体管210的结(漏极)通过触点电性连接于位线BLm0至BLm7。此触点可以是公共触点，其连接于相邻字节存储单元的存储晶体管的漏极。
1字节存储晶体管210可以沿x轴方向排列。字节选择晶体管230可以沿y轴方向位于存储晶体管210的上面或下面。换言之，每个1字节存储晶体管210的结和字节选择晶体管230的结可以形成在同一个有源区中，并且彼此直接相邻。例如，每个1字节存储晶体管210的结和字节选择晶体管230的结可以构成共用结。换言之，每个1字节存储晶体管210的源极和字节选择晶体管230的漏极可以形成共用结。
由于存在共用结并且1字节存储晶体管和字节选择晶体管相邻地排列，因此能够充分地增加字节选择晶体管230的沟道宽度。图3中，字节选择晶体管230的沟道宽度大于八个1字节存储晶体管210的沟道宽度之和。另外，字节选择晶体管230的沟道宽度等于或大于隔离区宽度之和。每个隔离区位于每两个存储晶体管210以及1字节存储晶体管230的宽度之间。图3示出的典型布局适用于一种半导体装置，其中，编程、擦除和读取特性主要取决于字节选择晶体管的电流驱动能力。此布局实现了具有足够沟道宽度的字节选择晶体管的制造。因为字节选择晶体管的沟道宽度足够大，因此能够经单个字节选择晶体管提供驱动全部1字节存储晶体管所需的电流。与字节选择晶体管位于1字节存储晶体管的侧面相比，根据本发明实施例的存储单元布局能够极大有助于半导体存储装置的高度集成。
如果字节选择晶体管位于1字节存储晶体管的右侧或者左侧上，就会出现复杂性。所出现的一种复杂性是：如果字节选择晶体管位于存储晶体管任何一侧上的话，则会损害芯片上的集成。此外，如果字节选择晶体管位于存储晶体管的任何一侧上时，各个存储晶体管之间的阻抗将会有变化。因此，在本发明的实施例中，字节选择晶体管230优选位于存储晶体管210的上方或下方。当字节选择晶体管230位于存储晶体管210的上方或下方时，对于每个存储晶体管210而言，存在对字节选择晶体管230的均匀距离。因此，在每个存储晶体管210处的阻抗可以有微小的变化。另外，如果字节选择晶体管230位于存储晶体管210的上方或下方，那么就能够容易地将每个字节存储单元集成在芯片上。
在图4A、4B、5A和5B中示出了根据本发明实施例的存储晶体管和字节选择晶体管的典型结构。图4A、4B、5A和5B是沿着图3的A-A′线截取的示意剖面图。如上所述，每个存储晶体管210是可以根据F-N隧穿或者源极侧注入(SSI)进行工作的装置。然而，图3、4A、5A和5B的示例则示出了在编程和/或擦除期间根据SSI进行工作的装置。然而，本领域技术人员将会理解：能够修改图3、4A、5A和5B中所示的结构，以便在编程和/或擦除期间根据F-N隧穿进行工作。根据SSI进行工作的存储晶体管可以具有叠置浮置栅极型、硅-氧化物-氮化物-氧化物-硅(SONOS)型或金属-氧化物-氮化物-氧化物-硅(MONOS)型的栅极电极结构。
在图4A和4B中所示的存储晶体管具有SONOS型或MONOS型栅极电极结构。在下文中，SONOS型和MONOS型存储晶体管两者均称为“SONOS型存储晶体管”。SONOS型存储晶体管可以包括顺序叠置的第一氧化层、氮化层、第二氧化层和导电层。这些层可以具有与存储晶体管的沟道区一样的宽度。  图5A和5B中示出的典型结构同图4A和4B中示出的典型结构相似。然而，在图5A和5B的典型结构中，氮化层的宽度可以小于晶体管的沟道区。在图5A和5B的典型结构中，由于注入电子或空穴并且所述电子或空穴向SONOS型存储晶体管源极附近移动，因此通常将氮化层设置在晶体管源极附近。图4A、4B、5A和5B中，左侧晶体管是存储晶体管，而右侧晶体管是字节选择晶体管。存储晶体管是示为SONOS型存储晶体管。然而，本领域技术人员将会理解：本发明的实施例还适用于除SONOS型存储晶体管以外的不同类型的存储晶体管。
在图4A和4B中，构成SONOS存储晶体管的第一氧化层331、氮化层332a、第二氧化层333、以及多晶硅层334每一层的宽度基本上都等于晶体管的沟道宽度。在使用MONOS型存储晶体管的实施例中，多晶硅层334可以由金属层来替代。然而，其它材料和结构实际上可能与SONOS型存储晶体管相同。在图5A和5B中示出的SONOS型存储晶体管中，氮化层332b的宽度可以小于晶体管的沟道宽度。然而，第一氧化层331、第二氧化层333、以及多晶硅层334的宽度中的每一个基本上都等于沟道宽度。在图5A和5B中，可以将氮化层332b设置在SONOS型存储晶体管的一侧上。在图4A、4B、5A和5B中示出的结构中，无论存储晶体管的栅极电极结构的类型如何，所述字节选择晶体管都可以具有栅极氧化层336和栅极导电层338相叠置的栅极电极结构。
表1示出编程、擦除和读取操作期间，施加于图4A、4B、5A和5B中所示的字节操作非易失性半导体存储装置的元件的电压的示例。Vgs1是施加给总括源极线的电压。Vbs1是施加给字节选择线的电压。Vw1是施加给字线的电压。Vb1是施加给位线的电压。Vb为体电压(即，施加给硅衬底的电压)。
表1
    Vgs1     Vbs1     Vw1   Vb1   Vb
  编程     6V     6V     5.5V   1V   GND
  擦除     6V     6V     -5V   浮置   GND
  读取     GND     1.8V     2.5V或3.3V   0.5V   GND
图4A中，存储晶体管的栅极电极结构和字节选择晶体管的栅极电极结构设置在半导体衬底300上。存储晶体管的沟道设置在第一传导类型阱区域(例如，p型阱区域310a)中。在实施例中，字节选择晶体管的沟道可以设置在同质半导体衬底(native semiconductor substrate)中。
源极/漏极区域322和324设置在存储晶体管的栅极电极结构两侧上的半导体衬底300中。源极/漏极区域320和源极/漏极区域322设置在字节选择晶体管的栅极电极结构两侧的半导体衬底300中。实施例中，源极/漏极区域320、322和324可以通过将n型杂质离子注入半导体衬底300中形成。
图4A和5A中，根据实施例，存储晶体管的沟道可设置在p型阱区域310a中，而字节选择晶体管的沟道设置在原衬底中。换言之，字节选择晶体管的沟道不在阱区域310a中。若字节选择晶体管的沟道设置在原衬底中，则字节选择晶体管的阈值电压就会相对较低(例如，0V或更低)。如果阈值电压是0V或更低的话，则可以使字节选择晶体管中的电位降(即，衬底效应)最小化。由此，经字节选择晶体管传送给存储晶体管的源极/漏极区域322的电压没有降低。因此，字节选择晶体管能确保足够的电流驱动能力。
在图4B和5B中示出的典型半导体存储装置中，根据本发明的实施例，字节选择晶体管的沟道设置在第一传导类型阱区域(例如，p型阱区域310b)中。因此，图4b和5B的典型半导体存储装置具有高于图4A和5A中所示的典型半导体装置的字节选择晶体管阈值电压。然而，在图4B和5B中所示的实施例中，字节选择晶体管与存储晶体管的的栅极电极结构之间的距离可小于图4A和5A中所示的实施例。这种紧凑性是由于字节选择晶体管和存储晶体管在同一个p型阱区域310中形成的缘故。因此，由于因两个栅极电极结构间缩小后的距离减少单位字节存储单元所占面积，因而可以提高集成密度。
字节操作非易失性半导体存储装置具有能够应用于需要字节操作编程及擦除的电子装置的存储单元等效电路和存储单元布局。依照本发明的实施例，可以将非易失性存储装置优选地用于需要字节操作擦除的存储卡。根据本发明实施例的字节操作非易失性半导体存储装置改善了字节选择晶体管的电流驱动能力。这种改善的电流驱动能力可以改善存储装置的性能。
在根据本发明实施例的字节操作非易失性半导体存储装置的存储单元布局中，可以沿垂直于1字节存储晶体管排列方向的方向，将字节选择晶体管设置在1字节存储晶体管的上面或下面。根据本发明实施例的半导体存储装置可以实现字节操作，可以允许足够量的电流流经字节选择晶体管，并且可以防止因衬底效应而造成的字节选择晶体管中的电压降低。此外，由于可以减少单位字节存储单元所占的面积，因而能够提高集成密度，并且能够在不考虑高集成密度的情况下保证足够的沟道宽度。

Claims (37)

1.一种非易失性半导体存储装置，包括：
半导体衬底，包括有源区和隔离区；
多个1字节存储晶体管，沿第一方向排列，其中每个该1字节存储晶体管包括形成在半导体衬底的有源区中的结区和沟道区；以及
字节选择晶体管，设置在有源区中，其中该字节选择晶体管包括直接与每个1字节存储晶体管的结相邻的结区。
2.如权利要求1所述的装置，其中该字节选择晶体管垂直于该些1字节存储晶体管排列方向地设置在该些1字节存储晶体管的上面或下面。
3.如权利要求1所述的装置，其中每个该1字节存储晶体管直接与字节选择晶体管的结相邻的结为源极区。
4.如权利要求1所述的装置，其中该字节选择晶体管直接与每个1字节存储晶体管的结相邻的结为漏极区。
5.如权利要求1所述的装置，其中该字节选择晶体管的结区和沟道区设置在未掺杂的同质半导体衬底中。
6.如权利要求1所述的装置，其中该字节选择晶体管的结区和沟道区设置在掺杂的导电阱区域中。
7.如权利要求6所述的装置，其中每个该1字节存储晶体管的结区和沟道区设置在掺杂的导电阱区域中。
8.如权利要求1所述的装置，其中每个该1字节存储晶体管为根据源极侧注入进行工作的装置。
9.如权利要求1所述的装置，其中该字节选择晶体管沟道区的宽度大于该些1字节存储晶体管沟道区的宽度之和。
10.如权利要求9所述的装置，其中该字节选择晶体管沟道区的宽度等于或大于该些1字节存储晶体管沟道区的宽度与相邻1字节存储晶体管之间隔离区的宽度之和。
11.如权利要求1所述的装置，其中每个该1字节存储晶体管为浮置栅极型晶体管。
12.如权利要求1所述的装置，其中每个该1字节存储晶体管为硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型晶体管。
13.如权利要求12所述的装置，其中硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型晶体管的栅极电极结构包括顺序叠置并具有基本相同的宽度的第一氧化层、氮化层、第二氧化层和导电层。
14.如权利要求12所述的装置，其中：
硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型晶体管的栅极电极结构包括顺序叠置的第一氧化层、氮化层、第二氧化层和导电层；
第一氧化层、第二氧化层和导电层具有基本相同的宽度；以及
氮化层具有小于第一氧化层、第二氧化层和导电层的宽度。
15.一种字节操作非易失性半导体存储装置，包括多个字节存储单元，其每一个包括：
存储单元块，其包括沿着一个方向排列的多个1字节存储晶体管；以及
字节操作块，其包括字节选择晶体管，并设置在存储单元块的上面或下面且垂直于该些1字节存储晶体管排列方向。
16.如权利要求15所述的装置，还包括：
多条位线，其分别电性连接于该些1字节存储晶体管的漏极区；
多条总括源极线，其电性连接于字节选择晶体管的源极区；
多条字线，其分别连接于该些1字节存储晶体管的栅极线；以及
多条字节选择线，其连接于字节选择晶体管的栅极电极，
其中每个该1字节存储晶体管的源极区和该字节选择晶体管的漏极区构成共用结区。
17.如权利要求16所述的装置，其中该字线和字节选择线彼此平行地设置。
18.如权利要求16所述的装置，其中该共用结区设置在掺杂的导电阱区域中。
19.如权利要求16所述的装置，其中该共用结区的一部分设置在掺杂的导电阱区域中，该共用结区的其它部分设置在同质半导体衬底中。
20.如权利要求15所述的装置，其中该字节选择晶体管的源极区、漏极区和沟道区都设置在未掺杂的同质半导体衬底中。
21.如权利要求15所述的装置，其中该字节选择晶体管的源极区、漏极区和沟道区设置在掺杂的导电阱区域中。
22.如权利要求21所述的装置，其中每个该1字节存储晶体管的源极区、漏极区和沟道区设置在掺杂的导电阱区域中。
23.如权利要求15所述的装置，其中每个该1字节存储晶体管为通过源极侧注入进行工作的装置。
24.如权利要求15所述的装置，其中该字节选择晶体管的沟道区宽度大于该些1字节存储晶体管的沟道区宽度之和。
25.如权利要求15所述的装置，其中每个该1字节存储晶体管为浮置栅极型晶体管。
26.如权利要求15所述的装置，其中每个该1字节存储晶体管为硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型存储晶体管。
27.如权利要求26所述的装置，其中硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型存储晶体管的栅极电极结构包括顺序叠置并具有相同宽度的第一氧化层、氮化层、第二氧化层和导电层。
28.如权利要求26所述的装置，其中：
硅-氧化物-氮化物-氧化物-硅型晶体管或金属-氧化物-氮化物-氧化物-硅型存储晶体管的栅极电极结构包括顺序叠置的第一氧化层、氮化层、第二氧化层和导电层；
第一氧化层、第二氧化层和导电层具有基本相同的宽度；以及
氮化层具有小于第一氧化层、第二氧化层和导电层的宽度。
29.一种包括存储单元的设备，其中该存储单元包括：
多个第一晶体管，构造用以存储数据；以及
第二晶体管，构造用以同时激励该多个第一晶体管，其中：
该多个第一晶体管中每一个的源极或漏极连接于该第二晶体管的源极或漏极；
该多个第一晶体管中每一个与该第二晶体管之间的每个连接的阻抗基本相同。
30.如权利要求29所述的设备，其中该多个第一晶体管中每一个与该第二晶体管之间的每个连接的长度基本相同。
31.如权利要求30所述的设备，其中该多个第一晶体管中每一个与该第二晶体管之间的每个连接的长度最小化。
32.如权利要求29所述的设备，其中：
该多个第一晶体管沿行彼此平行地排列；
该第二晶体管的沟道基本平行于该多个第一晶体管中每一个的每个沟道。
33.如权利要求32所述的设备，其中该第二晶体管的沟道宽度延伸接近该多个第一晶体管的行的长度。
34.如权利要求33所述的设备，其中该多个第一晶体管中每一个与第二晶体管之间的每个连接都处于沿第二晶体管的源极或漏极的不同的点。
35.如权利要求29所述的设备，其中该设备包括于在工作期间采用源极侧注入的NOR型闪速存储装置中。
36.如权利要求29所述的设备，其中该多个第一晶体管包括至少三个晶体管。
37.如权利要求36所述的设备，其中该多个第一晶体管包括八个晶体管。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106104696A (zh) * 2014-03-28 2016-11-09 英特尔公司 6f2非易失性存储器位单元

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262457B2 (en) * 2004-01-05 2007-08-28 Ememory Technology Inc. Non-volatile memory cell
KR100655434B1 (ko) * 2005-07-13 2006-12-08 삼성전자주식회사 메모리 장치 및 그 형성 방법
KR100750195B1 (ko) * 2006-09-21 2007-08-17 삼성전자주식회사 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
US20080191258A1 (en) * 2007-02-09 2008-08-14 Chartered Semiconductor Manufacturing, Ltd. Low voltage coefficient mos capacitors
US8450832B2 (en) * 2007-04-05 2013-05-28 Globalfoundries Singapore Pte. Ltd. Large tuning range junction varactor
US7618873B2 (en) * 2007-04-05 2009-11-17 Chartered Semiconductor Manufacturing, Ltd. MOS varactors with large tuning range
US7595237B2 (en) * 2007-04-27 2009-09-29 Chartered Semiconductor Manufacturing, Ltd. Non-volatile memory cell with a hybrid access transistor
US7741187B2 (en) * 2007-09-20 2010-06-22 Chartered Semiconductor Manufacturing, Ltd. Lateral junction varactor with large tuning range
JP4240234B1 (ja) 2007-10-29 2009-03-18 トヨタ自動車株式会社 燃料電池システム
EP2340561B1 (en) * 2008-10-23 2012-12-12 Nxp B.V. Multi-transistor memory cell
TWI399337B (zh) * 2009-12-21 2013-06-21 Univ Nat Cheng Kung 奈米感測器之製造方法
KR20110093257A (ko) * 2010-02-12 2011-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9165834B2 (en) * 2010-03-01 2015-10-20 Broadcom Corporation Integrated native device without a halo implanted channel region and method for its fabrication
US10607703B2 (en) * 2018-05-16 2020-03-31 Silicon Storage Technology, Inc. Split-gate flash memory array with byte erase operation

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US114185A (en) * 1871-04-25 Improvement in earth-augers
JPH04337672A (ja) * 1991-05-15 1992-11-25 Kawasaki Steel Corp 半導体記憶装置及びその製造方法
DE69429264T2 (de) * 1994-09-27 2002-06-13 Stmicroelectronics S.R.L., Agrate Brianza Byte-löschbares EEPROM, das mit einem mit einer einzigen Stromversorgung versehenen Flash-EPROM-System kompatibel ist
JPH0922991A (ja) * 1995-07-07 1997-01-21 Seiko Epson Corp 半導体装置とその製造方法
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5687118A (en) 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US5780893A (en) * 1995-12-28 1998-07-14 Nippon Steel Corporation Non-volatile semiconductor memory device including memory transistor with a composite gate structure
US5986931A (en) * 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
US5889303A (en) * 1997-04-07 1999-03-30 Motorola, Inc. Split-Control gate electrically erasable programmable read only memory (EEPROM) cell
US6420753B1 (en) * 1997-06-30 2002-07-16 Winbond Memory Laboratory Electrically selectable and alterable memory cells
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
WO1999065083A1 (fr) * 1998-06-12 1999-12-16 Hitachi, Ltd. Dispositif a circuit integre semi-conducteur et son procede de fabrication
JP3178427B2 (ja) 1998-08-18 2001-06-18 日本電気株式会社 半導体記憶装置
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6400603B1 (en) 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
US6445030B1 (en) * 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
CN1190833C (zh) * 2001-09-18 2005-02-23 旺宏电子股份有限公司 形成具有monos元件与混合信号电路之集成电路的方法
KR100446308B1 (ko) * 2002-09-11 2004-09-01 삼성전자주식회사 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법
US6717850B1 (en) * 2002-12-05 2004-04-06 Advanced Micro Devices, Inc. Efficient method to detect process induced defects in the gate stack of flash memory devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106104696A (zh) * 2014-03-28 2016-11-09 英特尔公司 6f2非易失性存储器位单元
CN106104696B (zh) * 2014-03-28 2019-11-05 英特尔公司 6f2非易失性存储器位单元

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