JPH0922991A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0922991A JPH0922991A JP7172614A JP17261495A JPH0922991A JP H0922991 A JPH0922991 A JP H0922991A JP 7172614 A JP7172614 A JP 7172614A JP 17261495 A JP17261495 A JP 17261495A JP H0922991 A JPH0922991 A JP H0922991A
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Abstract
(57)【要約】
【目的】オフセット領域を有するＭＯＳＦＥＴとオフセ
ット領域を有するフローテイングゲート型不揮発性半導
体記憶装置とを同一基板上に形成する際に、工程数を削
減し、製造コストの低減および歩留まりの向上をする。 【構成】Ｐ型半導体基板１の主表面に形成されたＮ型ウ
エル２と、Ｐ型ウエル３、３ａ内に、それぞれＰチャネ
ル型ＭＯＳＦＥＴ１０１、Ｎチャネル型ＭＯＳＦＥＴ１
０２とフローテイングゲート型不揮発性半導体記憶装置
１０３とが形成されている。不揮発性半導体記憶装置１
０３のソースのオフセット領域２０とＮチャネル型ＭＯ
ＳＦＥＴ１０２のオフセット領域２０ａ、および不揮発
性半導体記憶装置１０３のドレインのオフセット領域２
１とＰチャネル型ＭＯＳＦＥＴ１０１のオフセット領域
２１ａはそれぞれ深さおよび不純物濃度とが略等しく設
定されている。
ット領域を有するフローテイングゲート型不揮発性半導
体記憶装置とを同一基板上に形成する際に、工程数を削
減し、製造コストの低減および歩留まりの向上をする。 【構成】Ｐ型半導体基板１の主表面に形成されたＮ型ウ
エル２と、Ｐ型ウエル３、３ａ内に、それぞれＰチャネ
ル型ＭＯＳＦＥＴ１０１、Ｎチャネル型ＭＯＳＦＥＴ１
０２とフローテイングゲート型不揮発性半導体記憶装置
１０３とが形成されている。不揮発性半導体記憶装置１
０３のソースのオフセット領域２０とＮチャネル型ＭＯ
ＳＦＥＴ１０２のオフセット領域２０ａ、および不揮発
性半導体記憶装置１０３のドレインのオフセット領域２
１とＰチャネル型ＭＯＳＦＥＴ１０１のオフセット領域
２１ａはそれぞれ深さおよび不純物濃度とが略等しく設
定されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくはオフセット領域を有するＭＯＳＦＥＴとオフセ
ット領域を有するフローテイングゲート型不揮発性半導
体記憶装置とを同一基板上に具備する半導体装置および
その製造方法に関する。
詳しくはオフセット領域を有するＭＯＳＦＥＴとオフセ
ット領域を有するフローテイングゲート型不揮発性半導
体記憶装置とを同一基板上に具備する半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置において
は、データの書き込みと消去時に高電圧を印加するため
基板上に高耐圧トランジスターが必要であり、それらと
周辺回路用トランジスターおよび不揮発性半導体記憶装
置とを同一基板上に混在させている。
は、データの書き込みと消去時に高電圧を印加するため
基板上に高耐圧トランジスターが必要であり、それらと
周辺回路用トランジスターおよび不揮発性半導体記憶装
置とを同一基板上に混在させている。
【０００３】この種の従来のフローテイングゲート型不
揮発性半導体記憶装置の断面図を図２に示す。
揮発性半導体記憶装置の断面図を図２に示す。
【０００４】図において、Ｐ型半導体基板１の主表面に
形成されたＮ型ウエル２、とＰ型ウエル３、３ａ内に
は、それぞれＰチャネル型ＭＯＳＦＥＴ１０１、Ｎチャ
ネル型ＭＯＳＦＥＴ１０２とフローテイングゲート型不
揮発性半導体記憶装置１０３が形成されている。
形成されたＮ型ウエル２、とＰ型ウエル３、３ａ内に
は、それぞれＰチャネル型ＭＯＳＦＥＴ１０１、Ｎチャ
ネル型ＭＯＳＦＥＴ１０２とフローテイングゲート型不
揮発性半導体記憶装置１０３が形成されている。
【０００５】なお、図中、４はフィ−ルド酸化膜、５は
トンネル酸化膜、６はフローテイングゲート、７は層間
絶縁膜、８はコントロールゲート、９はゲート酸化膜、
１０はゲート電極、１１はＮチャネル型ＭＯＳＦＥＴの
オフセット領域、１２はＰチャネル型ＭＯＳＦＥＴのオ
フセット領域、１３は不揮発性半導体記憶装置のソース
のオフセット領域、１４は不揮発性半導体記憶装置のド
レインのオフセット領域、１５はＮチャネル型ＭＯＳＦ
ＥＴのソース／ドレイン領域、１６はＰチャネル型ＭＯ
ＳＦＥＴのソース／ドレイン領域、１７は不揮発性半導
体記憶装置のソース領域、１８は不揮発性半導体記憶装
置のドレイン領域である。
トンネル酸化膜、６はフローテイングゲート、７は層間
絶縁膜、８はコントロールゲート、９はゲート酸化膜、
１０はゲート電極、１１はＮチャネル型ＭＯＳＦＥＴの
オフセット領域、１２はＰチャネル型ＭＯＳＦＥＴのオ
フセット領域、１３は不揮発性半導体記憶装置のソース
のオフセット領域、１４は不揮発性半導体記憶装置のド
レインのオフセット領域、１５はＮチャネル型ＭＯＳＦ
ＥＴのソース／ドレイン領域、１６はＰチャネル型ＭＯ
ＳＦＥＴのソース／ドレイン領域、１７は不揮発性半導
体記憶装置のソース領域、１８は不揮発性半導体記憶装
置のドレイン領域である。
【０００６】
【発明が解決しようとする課題】しかしながら、この種
の半導体装置においては、従来の技術の組み合わせで、
それぞれの素子を独立に設定しているため、工程数が増
加し、製造コスト高および歩留まり低下を招いていた。
の半導体装置においては、従来の技術の組み合わせで、
それぞれの素子を独立に設定しているため、工程数が増
加し、製造コスト高および歩留まり低下を招いていた。
【０００７】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、オフセット
領域を有するＭＯＳＦＥＴとオフセット領域を有するフ
ローテイングゲート型不揮発性半導体記憶装置とを同一
基板上に形成する際に、工程数を削減し、製造コストの
低減および歩留まりの向上をするところにある。
するものであり、その目的とするところは、オフセット
領域を有するＭＯＳＦＥＴとオフセット領域を有するフ
ローテイングゲート型不揮発性半導体記憶装置とを同一
基板上に形成する際に、工程数を削減し、製造コストの
低減および歩留まりの向上をするところにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
オフセット領域を有するＭＯＳＦＥＴとオフセット領域
を有するフローテイングゲート型不揮発性半導体記憶装
置とが混在する半導体装置において、前記ＭＯＳＦＥＴ
のオフセット領域の深さおよび不純物濃度と前記フロー
テイングゲート型不揮発性半導体記憶装置のソースもし
くはドレインの少なくともいずれか一方のオフセット領
域の深さおよび不純物濃度とが略等しいことを特徴とす
る半導体装置。
オフセット領域を有するＭＯＳＦＥＴとオフセット領域
を有するフローテイングゲート型不揮発性半導体記憶装
置とが混在する半導体装置において、前記ＭＯＳＦＥＴ
のオフセット領域の深さおよび不純物濃度と前記フロー
テイングゲート型不揮発性半導体記憶装置のソースもし
くはドレインの少なくともいずれか一方のオフセット領
域の深さおよび不純物濃度とが略等しいことを特徴とす
る半導体装置。
【０００９】また、本発明の半導体装置の製造方法は、
オフセット領域を有するＭＯＳＦＥＴとオフセット領域
を有するフローテイングゲート型不揮発性半導体記憶装
置とが混在する半導体装置の製造方法において、前記Ｍ
ＯＳＦＥＴのオフセット領域とフローテイングゲート型
不揮発性半導体記憶装置のソースもしくはドレインの少
なくともいずれか一方のオフセット領域とが同一工程で
形成されることを特徴とする。
オフセット領域を有するＭＯＳＦＥＴとオフセット領域
を有するフローテイングゲート型不揮発性半導体記憶装
置とが混在する半導体装置の製造方法において、前記Ｍ
ＯＳＦＥＴのオフセット領域とフローテイングゲート型
不揮発性半導体記憶装置のソースもしくはドレインの少
なくともいずれか一方のオフセット領域とが同一工程で
形成されることを特徴とする。
【００１０】また、本発明の半導体装置は、オフセット
領域を有する相補型ＭＯＳＦＥＴとオフセット領域を有
するフローテイングゲート型不揮発性半導体記憶装置と
が混在する半導体装置において、第１チャネル型ＭＯＳ
ＦＥＴのオフセット領域の深さおよび不純物濃度と前記
フローテイングゲート型不揮発性半導体記憶装置のドレ
インのオフセット領域の深さおよび不純物濃度とが略等
しく、第２チャネル型ＭＯＳＦＥＴのオフセット領域の
深さおよび不純物濃度と前記フローテイングゲート型不
揮発性半導体記憶装置のソースのオフセット領域の深さ
および不純物濃度とが略等しいことを特徴とする。
領域を有する相補型ＭＯＳＦＥＴとオフセット領域を有
するフローテイングゲート型不揮発性半導体記憶装置と
が混在する半導体装置において、第１チャネル型ＭＯＳ
ＦＥＴのオフセット領域の深さおよび不純物濃度と前記
フローテイングゲート型不揮発性半導体記憶装置のドレ
インのオフセット領域の深さおよび不純物濃度とが略等
しく、第２チャネル型ＭＯＳＦＥＴのオフセット領域の
深さおよび不純物濃度と前記フローテイングゲート型不
揮発性半導体記憶装置のソースのオフセット領域の深さ
および不純物濃度とが略等しいことを特徴とする。
【００１１】また、本発明の半導体装置の製造方法は、
オフセット領域を有する相補型ＭＯＳＦＥＴとオフセッ
ト領域を有するフローテイングゲート型不揮発性半導体
記憶装置とが混在する半導体装置の製造方法において、
第１チャネル型ＭＯＳＦＥＴのオフセット領域と前記フ
ローテイングゲート型不揮発性半導体記憶装置のソース
のオフセット領域とが同一工程で形成され、第２チャネ
ル型ＭＯＳＦＥＴのオフセット領域と前記フローテイン
グゲート型不揮発性半導体記憶装置のドレインのオフセ
ット領域とが同一工程で形成されることを特徴とする。
オフセット領域を有する相補型ＭＯＳＦＥＴとオフセッ
ト領域を有するフローテイングゲート型不揮発性半導体
記憶装置とが混在する半導体装置の製造方法において、
第１チャネル型ＭＯＳＦＥＴのオフセット領域と前記フ
ローテイングゲート型不揮発性半導体記憶装置のソース
のオフセット領域とが同一工程で形成され、第２チャネ
ル型ＭＯＳＦＥＴのオフセット領域と前記フローテイン
グゲート型不揮発性半導体記憶装置のドレインのオフセ
ット領域とが同一工程で形成されることを特徴とする。
【００１２】
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
て具体的に説明する。
【００１３】図１は、本発明を一括消去型ＥＥＰＲＯＭ
等のフラッシュメモリに適用した一実施例を示す半導体
装置の断面図を示す。なお、図中、１〜１０は上記図２
の従来の半導体装置と全く同一のものである。
等のフラッシュメモリに適用した一実施例を示す半導体
装置の断面図を示す。なお、図中、１〜１０は上記図２
の従来の半導体装置と全く同一のものである。
【００１４】図１において、この半導体装置は、Ｐ型半
導体基板１の主表面に形成されたＮ型ウエル２、とＰ型
ウエル３、３ａ内に、それぞれＰチャネル型ＭＯＳＦＥ
Ｔ１０１、Ｎチャネル型ＭＯＳＦＥＴ１０２とフローテ
イングゲート型不揮発性半導体記憶装置１０３とが形成
されたフローテイングゲート型不揮発性半導体記憶装置
である。
導体基板１の主表面に形成されたＮ型ウエル２、とＰ型
ウエル３、３ａ内に、それぞれＰチャネル型ＭＯＳＦＥ
Ｔ１０１、Ｎチャネル型ＭＯＳＦＥＴ１０２とフローテ
イングゲート型不揮発性半導体記憶装置１０３とが形成
されたフローテイングゲート型不揮発性半導体記憶装置
である。
【００１５】ここで、不揮発性半導体記憶装置１０３の
ソースのオフセット領域２０とＮチャネル型ＭＯＳＦＥ
Ｔ１０２のオフセット領域２０ａ、および不揮発性半導
体記憶装置１０３のドレインのオフセット領域２１とＰ
チャネル型ＭＯＳＦＥＴ１０１のオフセット領域２１ａ
はそれぞれ深さおよび不純物濃度とが略等しく設定され
ている。
ソースのオフセット領域２０とＮチャネル型ＭＯＳＦＥ
Ｔ１０２のオフセット領域２０ａ、および不揮発性半導
体記憶装置１０３のドレインのオフセット領域２１とＰ
チャネル型ＭＯＳＦＥＴ１０１のオフセット領域２１ａ
はそれぞれ深さおよび不純物濃度とが略等しく設定され
ている。
【００１６】なお、図中、２２は不揮発性半導体記憶装
置のソース領域、２２ａは不揮発性半導体記憶装置のド
レイン領域、２３はＮチャネル型ＭＯＳＦＥＴのソース
／ドレイン領域、２４はＰチャネル型ＭＯＳＦＥＴのソ
ース／ドレイン領域である。
置のソース領域、２２ａは不揮発性半導体記憶装置のド
レイン領域、２３はＮチャネル型ＭＯＳＦＥＴのソース
／ドレイン領域、２４はＰチャネル型ＭＯＳＦＥＴのソ
ース／ドレイン領域である。
【００１７】次に、図１に示した実施例の半導体装置の
製造方法の一実施例を図３に示す。
製造方法の一実施例を図３に示す。
【００１８】図３（ａ）は、Ｐ型半導体基板１の主表面
にＮ型ウエル２、Ｐ型ウエル３、３ａ、フィ−ルド酸化
膜４、トンネル酸化膜５、フローテイングゲート６、層
間絶縁膜７、コントロールゲート８、ゲート酸化膜９お
よびゲート電極１０を形成後、不揮発性半導体記憶装置
のソースのオフセット領域２０とＮチャネル型ＭＯＳＦ
ＥＴのオフセット領域２０ａを、フォトレジスト膜３０
をマスクとしてイオン打ち込み法で形成した工程を示し
ている。リンイオン３１は、８０〜１２０ｋｅＶのエネ
ルギーで１×１３〜２×１４／ｃｍ２の量を打ち込む。
にＮ型ウエル２、Ｐ型ウエル３、３ａ、フィ−ルド酸化
膜４、トンネル酸化膜５、フローテイングゲート６、層
間絶縁膜７、コントロールゲート８、ゲート酸化膜９お
よびゲート電極１０を形成後、不揮発性半導体記憶装置
のソースのオフセット領域２０とＮチャネル型ＭＯＳＦ
ＥＴのオフセット領域２０ａを、フォトレジスト膜３０
をマスクとしてイオン打ち込み法で形成した工程を示し
ている。リンイオン３１は、８０〜１２０ｋｅＶのエネ
ルギーで１×１３〜２×１４／ｃｍ２の量を打ち込む。
【００１９】続いて、図３（ｂ）は、不揮発性半導体記
憶装置のドレインのオフセット領域２１とＰチャネル型
ＭＯＳＦＥＴのオフセット領域２１ａを、フォトレジス
ト膜３２をマスクとしてイオン打ち込み法で形成した工
程を示している。ボロンイオン３３は、３５〜１２０ｋ
ｅＶのエネルギーで１×１３〜３×１３／ｃｍ２の量を
打ち込む。
憶装置のドレインのオフセット領域２１とＰチャネル型
ＭＯＳＦＥＴのオフセット領域２１ａを、フォトレジス
ト膜３２をマスクとしてイオン打ち込み法で形成した工
程を示している。ボロンイオン３３は、３５〜１２０ｋ
ｅＶのエネルギーで１×１３〜３×１３／ｃｍ２の量を
打ち込む。
【００２０】次に、図３（ｃ）は、不揮発性半導体記憶
装置のソース領域２２およびドレイン領域２２ａを、フ
ォトレジスト膜３４をマスクとしてイオン打ち込み法で
形成した工程を示している。砒素イオン３５は、４０〜
８０ｋｅＶのエネルギーで１×１５〜６×１５／ｃｍ２
の量を打ち込む。
装置のソース領域２２およびドレイン領域２２ａを、フ
ォトレジスト膜３４をマスクとしてイオン打ち込み法で
形成した工程を示している。砒素イオン３５は、４０〜
８０ｋｅＶのエネルギーで１×１５〜６×１５／ｃｍ２
の量を打ち込む。
【００２１】続いて、図３（ｄ）は、全面にＣＶＤ法に
よりシリコン酸化膜をの形成後、反応性イオンエッチン
グ法により、ＮチャネルおよびＰチャネル型ＭＯＳＦＥ
Ｔのゲート電極１０と、不揮発性半導体記憶装置のフロ
ーテイングゲート６およびコントロールゲート８の側壁
にシリコン酸化膜からなるサイドウオール・スペーサ３
６を形成した工程を示している。
よりシリコン酸化膜をの形成後、反応性イオンエッチン
グ法により、ＮチャネルおよびＰチャネル型ＭＯＳＦＥ
Ｔのゲート電極１０と、不揮発性半導体記憶装置のフロ
ーテイングゲート６およびコントロールゲート８の側壁
にシリコン酸化膜からなるサイドウオール・スペーサ３
６を形成した工程を示している。
【００２２】続いて、図３（ｅ）は、Ｎチャネル型ＭＯ
ＳＦＥＴのソース／ドレイン領域２３を、フォトレジス
ト膜３７をマスクとしてイオン打ち込み法で形成した工
程を示している。砒素イオン３８は、４０〜８０ｋｅＶ
のエネルギーで２×１５〜６×１５／ｃｍ２の量を打ち
込む。
ＳＦＥＴのソース／ドレイン領域２３を、フォトレジス
ト膜３７をマスクとしてイオン打ち込み法で形成した工
程を示している。砒素イオン３８は、４０〜８０ｋｅＶ
のエネルギーで２×１５〜６×１５／ｃｍ２の量を打ち
込む。
【００２３】続いて、図３（ｆ）は、Ｐチャネル型ＭＯ
ＳＦＥＴのソース／ドレイン領域２４を、フォトレジス
ト膜３９をマスクとしてイオン打ち込み法で形成した工
程を示している。フッ化ボロンイオン４０は、３５〜７
０ｋｅＶのエネルギーで２×１５〜４×１５／ｃｍ２の
量を打ち込む。
ＳＦＥＴのソース／ドレイン領域２４を、フォトレジス
ト膜３９をマスクとしてイオン打ち込み法で形成した工
程を示している。フッ化ボロンイオン４０は、３５〜７
０ｋｅＶのエネルギーで２×１５〜４×１５／ｃｍ２の
量を打ち込む。
【００２４】以下、従来法により熱処理等が行われ、図
１に示す半導体装置が得られる。
１に示す半導体装置が得られる。
【００２５】ここで、不揮発性半導体記憶装置のソース
のオフセット領域２０、Ｎチャネル型ＭＯＳＦＥＴ１０
２のオフセット領域２０ａとは０．３〜０．５μｍ、不
揮発性半導体記憶装置のドレインのオフセット領域２
１、Ｐチャネル型ＭＯＳＦＥＴのオフセット領域２１ａ
は０．３〜０．５μｍ、不揮発性半導体記憶装置のソー
ス／ドレイン領域２２、２２ａは０．１５〜０．３μ
ｍ、Ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領域
２３は０．１５〜０．３μｍ、Ｐチャネル型ＭＯＳＦＥ
Ｔのソース／ドレイン領域２４は０．２〜０．４μｍの
深さになる。
のオフセット領域２０、Ｎチャネル型ＭＯＳＦＥＴ１０
２のオフセット領域２０ａとは０．３〜０．５μｍ、不
揮発性半導体記憶装置のドレインのオフセット領域２
１、Ｐチャネル型ＭＯＳＦＥＴのオフセット領域２１ａ
は０．３〜０．５μｍ、不揮発性半導体記憶装置のソー
ス／ドレイン領域２２、２２ａは０．１５〜０．３μ
ｍ、Ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領域
２３は０．１５〜０．３μｍ、Ｐチャネル型ＭＯＳＦＥ
Ｔのソース／ドレイン領域２４は０．２〜０．４μｍの
深さになる。
【００２６】上記実施例の構造および製造方法によれ
ば、不揮発性半導体記憶装置１０３のソースのオフセッ
ト領域２０とＮチャネル型ＭＯＳＦＥＴ１０２のオフセ
ット領域２０ａ、および不揮発性半導体記憶装置１０３
のドレインのオフセット領域２１とＰチャネル型ＭＯＳ
ＦＥＴ１０１のオフセット領域２１ａを共通化するとと
もに、それらの形成工程を同一工程にしているため、工
程数を少なくし、製造コストの低減および歩留まり向上
が図れる。
ば、不揮発性半導体記憶装置１０３のソースのオフセッ
ト領域２０とＮチャネル型ＭＯＳＦＥＴ１０２のオフセ
ット領域２０ａ、および不揮発性半導体記憶装置１０３
のドレインのオフセット領域２１とＰチャネル型ＭＯＳ
ＦＥＴ１０１のオフセット領域２１ａを共通化するとと
もに、それらの形成工程を同一工程にしているため、工
程数を少なくし、製造コストの低減および歩留まり向上
が図れる。
【００２７】なお、上記実施例おいては、サイドウオー
ル・スペーサを用いたオフセット領域を有するＭＯＳＦ
ＥＴと、オフセット領域を有するフローテイングゲート
型不揮発性半導体記憶装置とが混在する半導体装置の場
合について述べたが、それに代えて、レジストマスクを
用いたオフセット領域を有するＭＯＳＦＥＴ、ＤＤＤ
（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造
のオフセット領域を有するＭＯＳＦＥＴもしくは、ＦＯ
ＬＤ（Ｆｕｌｌｙ Ｏｖｅｒｌａｐｐｅｄ Ｄｒａｉ
ｎ）構造のオフセット領域を有するＭＯＳＦＥＴ、とオ
フセット領域を有するフローテイングゲート型不揮発性
半導体記憶装置とが混在する半導体装置に適用した場合
についても本発明は効果を発揮する。
ル・スペーサを用いたオフセット領域を有するＭＯＳＦ
ＥＴと、オフセット領域を有するフローテイングゲート
型不揮発性半導体記憶装置とが混在する半導体装置の場
合について述べたが、それに代えて、レジストマスクを
用いたオフセット領域を有するＭＯＳＦＥＴ、ＤＤＤ
（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造
のオフセット領域を有するＭＯＳＦＥＴもしくは、ＦＯ
ＬＤ（Ｆｕｌｌｙ Ｏｖｅｒｌａｐｐｅｄ Ｄｒａｉ
ｎ）構造のオフセット領域を有するＭＯＳＦＥＴ、とオ
フセット領域を有するフローテイングゲート型不揮発性
半導体記憶装置とが混在する半導体装置に適用した場合
についても本発明は効果を発揮する。
【００２８】また、上記実施例は、本発明をオフセット
領域を有する相補型ＭＯＳＦＥＴと、ソースおよびドレ
イン領域にオフセット領域を有するフローテイングゲー
ト型不揮発性半導体記憶装置とが混在する半導体装置に
適用した場合について述べたが、それに代えて、オフセ
ット領域を有するＭＯＳＦＥＴと、少なくともソースも
しくはドレイン領域のいずれか一方にオフセット領域を
有するフローテイングゲート型不揮発性半導体記憶装置
とが混在する半導体装置に適用した場合についても本発
明は効果を発揮する。
領域を有する相補型ＭＯＳＦＥＴと、ソースおよびドレ
イン領域にオフセット領域を有するフローテイングゲー
ト型不揮発性半導体記憶装置とが混在する半導体装置に
適用した場合について述べたが、それに代えて、オフセ
ット領域を有するＭＯＳＦＥＴと、少なくともソースも
しくはドレイン領域のいずれか一方にオフセット領域を
有するフローテイングゲート型不揮発性半導体記憶装置
とが混在する半導体装置に適用した場合についても本発
明は効果を発揮する。
【００２９】さらに、上記実施例は、本発明を一括消去
型ＥＥＰＲＯＭ等のフラッシュメモリに適用した場合に
ついて述べたが、それに代えて紫外線消去型ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、もしくはそれらを搭載したプログラ
マブル・ロジック（ＥＰＬＤ）等の半導体装置に適用し
たの場合についても本発明は効果を発揮する。
型ＥＥＰＲＯＭ等のフラッシュメモリに適用した場合に
ついて述べたが、それに代えて紫外線消去型ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、もしくはそれらを搭載したプログラ
マブル・ロジック（ＥＰＬＤ）等の半導体装置に適用し
たの場合についても本発明は効果を発揮する。
【００３０】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
【００３１】
【発明の効果】以上述べたように、本発明によれば、Ｍ
ＯＳＦＥＴのオフセット領域と、フローテイングゲート
型不揮発性半導体記憶装置のソースもしくはドレインの
少なくともいずれか一方のオフセット領域とを共通化す
るとともに、それらの形成工程を同一工程にすることに
より、工程数を少なくし、製造コストの低減および歩留
まり向上が図れる利点がある。
ＯＳＦＥＴのオフセット領域と、フローテイングゲート
型不揮発性半導体記憶装置のソースもしくはドレインの
少なくともいずれか一方のオフセット領域とを共通化す
るとともに、それらの形成工程を同一工程にすることに
より、工程数を少なくし、製造コストの低減および歩留
まり向上が図れる利点がある。
【図１】本発明の半導体装置の一実施例を示す平面図で
ある。
ある。
【図２】従来の半導体装置を示す断面図である。
【図３】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
す断面図である。
１ Ｐ型半導体基板 ２ Ｎ型ウエル ３、３ａ Ｐ型ウエル ４ フィ−ルド酸化膜 ５ トンネル酸化膜 ６ フローテイングゲート ７ 層間絶縁膜 ８ コントロールゲート ９ ゲート酸化膜 １０ ゲート電極 １１ Ｎチャネル型ＭＯＳＦＥＴのオフセット領域 １２ Ｐチャネル型ＭＯＳＦＥＴのオフセット領域 １３、２０ 不揮発性半導体記憶装置のソースのオフセ
ット領域 １４、２１ 不揮発性半導体記憶装置のドレインのオフ
セット領域 １５、２３ Ｎチャネル型ＭＯＳＦＥＴのソース／ドレ
イン領域 １６、２４ Ｐチャネル型ＭＯＳＦＥＴのソース／ドレ
イン領域 １７、２２ 不揮発性半導体記憶装置のソース領域 １８、２２ａ 不揮発性半導体記憶装置のドレイン領域 ３０、３２、３４、３７、３９ フォトレジスト膜 ３１ リンイオン ３３ ボロンイオン ３５、３８ 砒素イオン ３６ サイドウオール・スペーサ ４０ フッ化ボロンイオン １０１ Ｐチャネル型ＭＯＳＦＥＴ １０２ Ｎチャネル型ＭＯＳＦＥＴ １０３ フローテイングゲート型不揮発性半導体記憶装
置
ット領域 １４、２１ 不揮発性半導体記憶装置のドレインのオフ
セット領域 １５、２３ Ｎチャネル型ＭＯＳＦＥＴのソース／ドレ
イン領域 １６、２４ Ｐチャネル型ＭＯＳＦＥＴのソース／ドレ
イン領域 １７、２２ 不揮発性半導体記憶装置のソース領域 １８、２２ａ 不揮発性半導体記憶装置のドレイン領域 ３０、３２、３４、３７、３９ フォトレジスト膜 ３１ リンイオン ３３ ボロンイオン ３５、３８ 砒素イオン ３６ サイドウオール・スペーサ ４０ フッ化ボロンイオン １０１ Ｐチャネル型ＭＯＳＦＥＴ １０２ Ｎチャネル型ＭＯＳＦＥＴ １０３ フローテイングゲート型不揮発性半導体記憶装
置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】オフセット領域を有するＭＯＳＦＥＴとオ
フセット領域を有するフローテイングゲート型不揮発性
半導体記憶装置とが混在する半導体装置において、前記
ＭＯＳＦＥＴのオフセット領域の深さおよび不純物濃度
と前記フローテイングゲート型不揮発性半導体記憶装置
のソースもしくはドレインの少なくともいずれか一方の
オフセット領域の深さおよび不純物濃度とが略等しいこ
とを特徴とする半導体装置。 - 【請求項２】オフセット領域を有するＭＯＳＦＥＴとオ
フセット領域を有するフローテイングゲート型不揮発性
半導体記憶装置とが混在する半導体装置の製造方法にお
いて、前記ＭＯＳＦＥＴのオフセット領域とフローテイ
ングゲート型不揮発性半導体記憶装置のソースもしくは
ドレインの少なくともいずれか一方のオフセット領域と
が同一工程で形成されることを特徴とする半導体装置の
製造方法。 - 【請求項３】オフセット領域を有する相補型ＭＯＳＦＥ
Ｔとオフセット領域を有するフローテイングゲート型不
揮発性半導体記憶装置とが混在する半導体装置におい
て、第１チャネル型ＭＯＳＦＥＴのオフセット領域の深
さおよび不純物濃度と前記フローテイングゲート型不揮
発性半導体記憶装置のドレインのオフセット領域の深さ
および不純物濃度とが略等しく、第２チャネル型ＭＯＳ
ＦＥＴのオフセット領域の深さおよび不純物濃度と前記
フローテイングゲート型不揮発性半導体記憶装置のソー
スのオフセット領域の深さおよび不純物濃度とが略等し
いことを特徴とする半導体装置。 - 【請求項４】オフセット領域を有する相補型ＭＯＳＦＥ
Ｔとオフセット領域を有するフローテイングゲート型不
揮発性半導体記憶装置とが混在する半導体装置の製造方
法において、第１チャネル型ＭＯＳＦＥＴのオフセット
領域と前記フローテイングゲート型不揮発性半導体記憶
装置のソースのオフセット領域とが同一工程で形成さ
れ、第２チャネル型ＭＯＳＦＥＴのオフセット領域と前
記フローテイングゲート型不揮発性半導体記憶装置のド
レインのオフセット領域とが同一工程で形成されること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7172614A JPH0922991A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7172614A JPH0922991A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922991A true JPH0922991A (ja) | 1997-01-21 |
Family
ID=15945149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7172614A Withdrawn JPH0922991A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1471577A2 (en) * | 2003-04-18 | 2004-10-27 | Samsung Electronics Co., Ltd. | Byte-operational nonvolatile semiconductor memory device |
-
1995
- 1995-07-07 JP JP7172614A patent/JPH0922991A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1471577A2 (en) * | 2003-04-18 | 2004-10-27 | Samsung Electronics Co., Ltd. | Byte-operational nonvolatile semiconductor memory device |
| EP1471577A3 (en) * | 2003-04-18 | 2008-10-08 | Samsung Electronics Co., Ltd. | Byte-operational nonvolatile semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040903 |