JPH06334032A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06334032A JPH06334032A JP5281450A JP28145093A JPH06334032A JP H06334032 A JPH06334032 A JP H06334032A JP 5281450 A JP5281450 A JP 5281450A JP 28145093 A JP28145093 A JP 28145093A JP H06334032 A JPH06334032 A JP H06334032A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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-
- H—ELECTRICITY
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Abstract
(57)【要約】
【目的】 Ｎチャネルトランジスタ領域の素子分離耐圧
を向上させること。 【構成】 半導体基板１の主表面中に、素子領域を他の
素子領域から分離するためのＬＯＣＯＳ酸化膜２が設け
られる。素子領域の下には、Ｐ型不純物で形成されたチ
ャネルカット層７ａが設けられる。半導体基板１の主表
面中であって、かつＬＯＣＯＳ酸化膜２のバーズビーク
部分の直下には、チャネルカット層７ａ中のＰ型不純物
濃度よりも、濃度の濃いＰ+ 不純物領域３４が形成され
ている。
を向上させること。 【構成】 半導体基板１の主表面中に、素子領域を他の
素子領域から分離するためのＬＯＣＯＳ酸化膜２が設け
られる。素子領域の下には、Ｐ型不純物で形成されたチ
ャネルカット層７ａが設けられる。半導体基板１の主表
面中であって、かつＬＯＣＯＳ酸化膜２のバーズビーク
部分の直下には、チャネルカット層７ａ中のＰ型不純物
濃度よりも、濃度の濃いＰ+ 不純物領域３４が形成され
ている。
Description
【０００１】
【産業上の利用分野】この発明は一般に半導体装置に関
するものであり、より特定的にはＮチャネルトランジス
タの素子分離耐圧を向上させることができるように改良
された半導体装置に関する。この発明は、また、そのよ
うな半導体装置の製造方法に関する。この発明は、さら
に、耐圧を向上させたＮチャネルフィールドトランジス
タを含む半導体装置に関する。
するものであり、より特定的にはＮチャネルトランジス
タの素子分離耐圧を向上させることができるように改良
された半導体装置に関する。この発明は、また、そのよ
うな半導体装置の製造方法に関する。この発明は、さら
に、耐圧を向上させたＮチャネルフィールドトランジス
タを含む半導体装置に関する。
【０００２】
【従来の技術】半導体記憶装置の中で、記憶情報のラン
ダムな入出力が可能なものとして、ＤＲＡＭが知られて
いる。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する
記憶領域であるメモリセルと、外部との入出力に必要な
周辺回路とから構成される。
ダムな入出力が可能なものとして、ＤＲＡＭが知られて
いる。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する
記憶領域であるメモリセルと、外部との入出力に必要な
周辺回路とから構成される。
【０００３】図４０は、一般的なＤＲＡＭの構成を示す
ブロック図である。本図において、ＤＲＡＭ５０は、記
憶情報のデータ信号を蓄積するためのメモリセルアレイ
５１を含む。ロウアンドカラムアドレスバッファ５２
は、単に記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのものである。ロ
ウアンドカラムアドレスバッファ５２には、入力保護回
路５９が接続されており、アドレス信号は、入力保護回
路５９を通って、ロウアンドカラムアドレスバッファ５
２に導かれる。ロウデコーダ５３とカラムデコーダ５４
は、アドレス信号を解読することによってメモリセルを
指定するものである。センスリフレッシュアンプ５５
は、指定されたメモリセルに蓄積された信号を増幅して
読出すものである。データインバッファ５６とデータア
ウトバッファ５７は、データ入出力のためのものであ
る。クロックジェネレータ５８は、クロック信号を発生
するものである。
ブロック図である。本図において、ＤＲＡＭ５０は、記
憶情報のデータ信号を蓄積するためのメモリセルアレイ
５１を含む。ロウアンドカラムアドレスバッファ５２
は、単に記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのものである。ロ
ウアンドカラムアドレスバッファ５２には、入力保護回
路５９が接続されており、アドレス信号は、入力保護回
路５９を通って、ロウアンドカラムアドレスバッファ５
２に導かれる。ロウデコーダ５３とカラムデコーダ５４
は、アドレス信号を解読することによってメモリセルを
指定するものである。センスリフレッシュアンプ５５
は、指定されたメモリセルに蓄積された信号を増幅して
読出すものである。データインバッファ５６とデータア
ウトバッファ５７は、データ入出力のためのものであ
る。クロックジェネレータ５８は、クロック信号を発生
するものである。
【０００４】本願は、メモリセルアレイ中のＮチャネル
トランジスタと、入力保護回路５９中の高耐圧トランジ
スタに関する。
トランジスタと、入力保護回路５９中の高耐圧トランジ
スタに関する。
【０００５】図４１〜図５１は、従来のＣＭＯＳ電界効
果トランジスタの製造方法の順序の各工程における半導
体装置の部分断面図である。
果トランジスタの製造方法の順序の各工程における半導
体装置の部分断面図である。
【０００６】図４１を参照して、シリコン基板１の主表
面中に、素子分離を行なうためのフィールド酸化膜２を
ＬＯＣＯＳ法により形成する。
面中に、素子分離を行なうためのフィールド酸化膜２を
ＬＯＣＯＳ法により形成する。
【０００７】図４２を参照して、Ｐチャネルトランジス
タ領域３をレジスト４で覆い、Ｎチャネルトランジスタ
領域５中に、ウェルを形成するためのボロン６を、注入
エネルギ１Ｍｅｖ，注入濃度１×１０13個／ｃｍ2 の条
件で注入する。フィールド酸化膜２のチャネルカットの
ためのボロン７を、注入エネルギ１５０ＫｅＶ，注入濃
度５×１０12個／ｃｍ2 の条件で注入する。その後、Ｎ
チャネルトランジスタのＶthを決定するためのチャネル
ドープのボロン８を、注入エネルギ５０ＫｅＶ，注入濃
度３×１０12個／ｃｍ2 の条件で注入する。
タ領域３をレジスト４で覆い、Ｎチャネルトランジスタ
領域５中に、ウェルを形成するためのボロン６を、注入
エネルギ１Ｍｅｖ，注入濃度１×１０13個／ｃｍ2 の条
件で注入する。フィールド酸化膜２のチャネルカットの
ためのボロン７を、注入エネルギ１５０ＫｅＶ，注入濃
度５×１０12個／ｃｍ2 の条件で注入する。その後、Ｎ
チャネルトランジスタのＶthを決定するためのチャネル
ドープのボロン８を、注入エネルギ５０ＫｅＶ，注入濃
度３×１０12個／ｃｍ2 の条件で注入する。
【０００８】図４３を参照して、Ｎチャネルトランジス
タ領域５をレジスト９で覆って、Ｐチャネルトランジス
タ領域３中に、ウェルを形成するためのリン１０を、注
入エネルギ１．２ＭｅＶ，注入濃度１×１０13個／ｃｍ
2 の条件で注入する。ＰチャネルトランジスタのＶthを
決定するチャネルドープのボロン１１を、注入エネルギ
２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2 の条件で注
入する。
タ領域５をレジスト９で覆って、Ｐチャネルトランジス
タ領域３中に、ウェルを形成するためのリン１０を、注
入エネルギ１．２ＭｅＶ，注入濃度１×１０13個／ｃｍ
2 の条件で注入する。ＰチャネルトランジスタのＶthを
決定するチャネルドープのボロン１１を、注入エネルギ
２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2 の条件で注
入する。
【０００９】図４４を参照して、膜厚１５０Å程度のシ
リコン酸化膜１２と、リンドープされた多結晶シリコン
膜１３と、タングステンシリサイド膜１４を順次形成
し、ＭＯＳトランジスタのゲート電極１５を形成する。
なお、図４４以下、ボロン７が注入された部分をチャネ
ルカット層７ａ（濃度１×１０16〜５×１０16個／ｃｍ
3 ）と呼ぶ。
リコン酸化膜１２と、リンドープされた多結晶シリコン
膜１３と、タングステンシリサイド膜１４を順次形成
し、ＭＯＳトランジスタのゲート電極１５を形成する。
なお、図４４以下、ボロン７が注入された部分をチャネ
ルカット層７ａ（濃度１×１０16〜５×１０16個／ｃｍ
3 ）と呼ぶ。
【００１０】図４５を参照して、Ｐチャネルトランジス
タ領域３をレジスト１６で覆い、Ｎチャネルトランジス
タのソース／ドレイン領域１７中に、リン１８を、注入
エネルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の
条件で、４５度に傾けた斜め回転注入法により、注入す
る。
タ領域３をレジスト１６で覆い、Ｎチャネルトランジス
タのソース／ドレイン領域１７中に、リン１８を、注入
エネルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の
条件で、４５度に傾けた斜め回転注入法により、注入す
る。
【００１１】図４６を参照して、Ｎチャネルトランジス
タ領域５をレジスト１９で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域２０に二フッ化ボロン２１を
注入エネルギ２０ＫｅＶ，注入濃度１×１０13個／ｃｍ
2 の条件で注入する。
タ領域５をレジスト１９で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域２０に二フッ化ボロン２１を
注入エネルギ２０ＫｅＶ，注入濃度１×１０13個／ｃｍ
2 の条件で注入する。
【００１２】図４７を参照して、ゲート電極１５の側壁
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域１７中に、砒素２４を注入エネルギ５０Ｋｅ
Ｖ，注入濃度５×１０15個／ｃｍ2 の条件で注入する。
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域１７中に、砒素２４を注入エネルギ５０Ｋｅ
Ｖ，注入濃度５×１０15個／ｃｍ2 の条件で注入する。
【００１３】図４８を参照して、Ｎチャネルトランジス
タ領域５をレジスト２５で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域２０に二フッ化ボロン２６
を、注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／
ｃｍ2 の条件で注入する。その後、８５０℃で、Ｏ2 雰
囲気下、２０分程度ドライブ（熱処理）を行なった。
タ領域５をレジスト２５で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域２０に二フッ化ボロン２６
を、注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／
ｃｍ2 の条件で注入する。その後、８５０℃で、Ｏ2 雰
囲気下、２０分程度ドライブ（熱処理）を行なった。
【００１４】図４９（ａ）を参照して、ＲＯＭ注入部分
（図４９（ｂ）で示す部分）以外の部分をレジスト２７
で覆う。
（図４９（ｂ）で示す部分）以外の部分をレジスト２７
で覆う。
【００１５】図５０（ａ）を参照して、ＲＯＭ決定を行
なうためのボロン２８を注入する（加速電圧３００ｋｅ
Ｖ）。これによって、ＲＯＭ注入部分（図５０（ｂ）に
示す部分）に、データを書込む（プログラムする）イオ
ンが注入される。
なうためのボロン２８を注入する（加速電圧３００ｋｅ
Ｖ）。これによって、ＲＯＭ注入部分（図５０（ｂ）に
示す部分）に、データを書込む（プログラムする）イオ
ンが注入される。
【００１６】なお、参考のために、ＲＯＭ注入について
説明しておく。ＲＯＭは、任意のアドレスに任意の順序
でアクセスすることを許すもので、読出しを、主なある
いは唯一の動作とするメモリをいう。データを書込む
（プログラムする）方法として、上述のイオン注入プロ
グラム法が知られている。図５０（ｂ）を参照して、イ
オン注入マスク（２７）を用いて、チャネルイオン注入
（２８）を行なうことにより、メモリセル・トランジス
タ１００のしきい値電圧を変え、それによって、データ
がプログラムされる。
説明しておく。ＲＯＭは、任意のアドレスに任意の順序
でアクセスすることを許すもので、読出しを、主なある
いは唯一の動作とするメモリをいう。データを書込む
（プログラムする）方法として、上述のイオン注入プロ
グラム法が知られている。図５０（ｂ）を参照して、イ
オン注入マスク（２７）を用いて、チャネルイオン注入
（２８）を行なうことにより、メモリセル・トランジス
タ１００のしきい値電圧を変え、それによって、データ
がプログラムされる。
【００１７】ＲＯＭ注入を行なった後レジスト２７を除
去する。
去する。
【００１８】図５１を参照して、ゲート電極を覆うよう
にシリコン基板１の上に層間絶縁膜２９を形成する。層
間絶縁膜２９中に、ソース／ドレイン領域の表面を露出
させるためのコンタクトホールを形成し、このコンタク
トホールを通って、電極３０を、ソース／ドレイン領域
に接続する。
にシリコン基板１の上に層間絶縁膜２９を形成する。層
間絶縁膜２９中に、ソース／ドレイン領域の表面を露出
させるためのコンタクトホールを形成し、このコンタク
トホールを通って、電極３０を、ソース／ドレイン領域
に接続する。
【００１９】
【発明が解決しようとする課題】従来の半導体装置は、
以上のような方法で製造されていたので、次のような問
題点があった。
以上のような方法で製造されていたので、次のような問
題点があった。
【００２０】図５２は、図４４においてＡ−Ａ線に沿っ
て切った、シリコン基板中のボロン濃度のプロファイル
（基板の深さとボロン濃度との関係）である。
て切った、シリコン基板中のボロン濃度のプロファイル
（基板の深さとボロン濃度との関係）である。
【００２１】従来の方法では、図４２と図４４と図５２
を参照して、Ｎチャネルトランジスタのチャネルカット
のためのボロン７を高エネルギで深く注入し、その後熱
拡散させて、チャネルカット層７ａを形成していた。こ
のとき、シリコン酸化膜２の端部２ａの下にまでボロン
が拡散するため、シリコン酸化膜２の端部２ａの直下
で、ボロン濃度が低くなり（図５２中の、ａ部分におい
て、約１×１０16〜５×１０16個／ｃｍ3 になる）、ひ
いては素子分離耐圧が低下するという問題点があった。
を参照して、Ｎチャネルトランジスタのチャネルカット
のためのボロン７を高エネルギで深く注入し、その後熱
拡散させて、チャネルカット層７ａを形成していた。こ
のとき、シリコン酸化膜２の端部２ａの下にまでボロン
が拡散するため、シリコン酸化膜２の端部２ａの直下
で、ボロン濃度が低くなり（図５２中の、ａ部分におい
て、約１×１０16〜５×１０16個／ｃｍ3 になる）、ひ
いては素子分離耐圧が低下するという問題点があった。
【００２２】また、従来の方法においては、上述のＮチ
ャネルトランジスタと同時に作るＮチャネルフィールド
トランジスタ（高耐圧トランジスタ）の耐圧も減少する
という問題点があった。
ャネルトランジスタと同時に作るＮチャネルフィールド
トランジスタ（高耐圧トランジスタ）の耐圧も減少する
という問題点があった。
【００２３】なお、高耐圧トランジスタは、図４０を参
照して、入力保護回路５９を形成するためのものであ
る。
照して、入力保護回路５９を形成するためのものであ
る。
【００２４】入力保護回路は、図５３を参照して、パッ
ドとアドレスバッファの間に設けられる。入力保護回路
５９は、ＮチャネルフィールドトランジスタとＰチャネ
ルフィールドトランジスタを含み、入力信号のノイズを
外部へ逃がす働きをする。
ドとアドレスバッファの間に設けられる。入力保護回路
５９は、ＮチャネルフィールドトランジスタとＰチャネ
ルフィールドトランジスタを含み、入力信号のノイズを
外部へ逃がす働きをする。
【００２５】図５４は、入力保護回路の中で形成されて
いるＮチャネルフィールドトランジスタの断面図であ
る。図５４に示すＮチャネルフィールドトランジスタ１
１５は、図５１に示すトランジスタから離れたところに
形成されるが、これらは同一のチップ内に形成される。
図５４と図５１において、同一のハッチングで示した部
分は、同時に形成される。
いるＮチャネルフィールドトランジスタの断面図であ
る。図５４に示すＮチャネルフィールドトランジスタ１
１５は、図５１に示すトランジスタから離れたところに
形成されるが、これらは同一のチップ内に形成される。
図５４と図５１において、同一のハッチングで示した部
分は、同時に形成される。
【００２６】図５４を参照して、フィールド酸化膜２の
上に、多結晶シリコン膜１３とタングステンシリサイド
膜１４とから形成されたゲート電極１５が形成されてい
る。ゲート電極１５の下のフィールド酸化膜２は厚く、
このようにして形成されたトランジスタは高耐圧トラン
ジスタとも呼ばれている。
上に、多結晶シリコン膜１３とタングステンシリサイド
膜１４とから形成されたゲート電極１５が形成されてい
る。ゲート電極１５の下のフィールド酸化膜２は厚く、
このようにして形成されたトランジスタは高耐圧トラン
ジスタとも呼ばれている。
【００２７】図５４においてＡ−Ａ線に沿って切った、
シリコン基板１中のボロンのプロファイルは、図５２に
示すものと同じである。シリコン酸化膜２端部２ａの直
下で、ボロン濃度は低くなり、ひいてはＮチャネルフィ
ールドトランジスタ１１５の耐圧が低下する。そのた
め、矢印Ｂで示す方向にリーク電流が流れ、ひいては、
入力保護回路としての機能を果たすことができなくなる
という問題点があった。
シリコン基板１中のボロンのプロファイルは、図５２に
示すものと同じである。シリコン酸化膜２端部２ａの直
下で、ボロン濃度は低くなり、ひいてはＮチャネルフィ
ールドトランジスタ１１５の耐圧が低下する。そのた
め、矢印Ｂで示す方向にリーク電流が流れ、ひいては、
入力保護回路としての機能を果たすことができなくなる
という問題点があった。
【００２８】この発明は、上記のような問題点を解決す
るためになされたもので、Ｎチャネルトランジスタの素
子分離耐圧を向上させた、半導体装置を提供することを
目的とする。
るためになされたもので、Ｎチャネルトランジスタの素
子分離耐圧を向上させた、半導体装置を提供することを
目的とする。
【００２９】この発明の他の目的は、Ｎチャネルフィー
ルドトランジスタの耐圧を向上させた半導体装置を提供
することにある。
ルドトランジスタの耐圧を向上させた半導体装置を提供
することにある。
【００３０】この発明は、さらにそのような半導体装置
の製造方法を提供することにある。
の製造方法を提供することにある。
【００３１】
【課題を解決するための手段】この発明に係る半導体装
置は、主表面を有する半導体基板を備える。上記半導体
基板の主表面中に、素子領域を取囲み、該素子領域を他
の素子領域から分離するためのＬＯＣＯＳ酸化膜が設け
られる。当該装置は、上記素子領域の中に設けられたＮ
チャネルトランジスタを備える。上記ＬＯＣＯＳ酸化膜
はバーズビーク部分を含む。上記素子領域の下には、Ｐ
型不純物が注入されているチャネルカット層が設けられ
ている。上記半導体基板の主表面中であって、かつ上記
ＬＯＣＯＳ酸化膜の上記バーズビーク部分の直下には、
上記チャネルカット層中のＰ型不純物濃度よりも、濃度
の濃いＰ+ 不純物領域が形成されている。
置は、主表面を有する半導体基板を備える。上記半導体
基板の主表面中に、素子領域を取囲み、該素子領域を他
の素子領域から分離するためのＬＯＣＯＳ酸化膜が設け
られる。当該装置は、上記素子領域の中に設けられたＮ
チャネルトランジスタを備える。上記ＬＯＣＯＳ酸化膜
はバーズビーク部分を含む。上記素子領域の下には、Ｐ
型不純物が注入されているチャネルカット層が設けられ
ている。上記半導体基板の主表面中であって、かつ上記
ＬＯＣＯＳ酸化膜の上記バーズビーク部分の直下には、
上記チャネルカット層中のＰ型不純物濃度よりも、濃度
の濃いＰ+ 不純物領域が形成されている。
【００３２】この発明の第２の局面に従う半導体装置
は、入力保護回路を形成するためのＮチャネルフィール
ドトランジスタを含む半導体装置に係るものである。当
該装置は、半導体基板と、上記半導体基板の主表面中に
互いに離されて形成された１対のＮ型不純物領域と、上
記１対のＮ型不純物領域を取囲み、これらを分離するた
めの、バーズビーク部分を有するＬＯＣＯＳ酸化膜と、
を備える。上記ＬＯＣＯＳ酸化膜の上に、上記１対のＮ
型不純物領域にまたがるように、ゲート電極が設けられ
ている。上記素子領域の下には、Ｐ型不純物が注入され
ているチャネルカット層が、さらに設けられている。上
記半導体基板の主表面中であって、かつ上記ＬＯＣＯＳ
酸化膜の上記バーズビーク部分の直下には、上記チャネ
ルカット層中のＰ型不純物濃度よりも、濃度の濃いＰ+
不純物領域が形成されている。
は、入力保護回路を形成するためのＮチャネルフィール
ドトランジスタを含む半導体装置に係るものである。当
該装置は、半導体基板と、上記半導体基板の主表面中に
互いに離されて形成された１対のＮ型不純物領域と、上
記１対のＮ型不純物領域を取囲み、これらを分離するた
めの、バーズビーク部分を有するＬＯＣＯＳ酸化膜と、
を備える。上記ＬＯＣＯＳ酸化膜の上に、上記１対のＮ
型不純物領域にまたがるように、ゲート電極が設けられ
ている。上記素子領域の下には、Ｐ型不純物が注入され
ているチャネルカット層が、さらに設けられている。上
記半導体基板の主表面中であって、かつ上記ＬＯＣＯＳ
酸化膜の上記バーズビーク部分の直下には、上記チャネ
ルカット層中のＰ型不純物濃度よりも、濃度の濃いＰ+
不純物領域が形成されている。
【００３３】この発明の第３の局面に従う半導体装置の
製造方法は、ＮチャネルトランジスタとＰチャネルトラ
ンジスタを含む半導体装置の製造方法に係るものであ
る。まず、半導体基板の主表面中に、バーズビーク部分
を含むＬＯＣＯＳ酸化膜を形成する。上記素子領域内の
上記半導体基板の主表面中に、チャネルドープ用の第１
のＰ型不純物イオンを注入する。上記半導体基板の主表
面中に、上記素子領域の下側にチャネルカット層を形成
するための第２のＰ型不純物イオンクレームを注入す
る。上記素子領域内の上記半導体基板の上に、上記Ｎチ
ャネルトランジスタを形成する。上記半導体基板の主表
面中であって、上記素子領域から離れた位置に上記Ｐチ
ャネルトランジスタのＰ型ソース／ドレイン領域を形成
するための第３のＰ型不純物イオンを注入する。上記半
導体基板の主表面中に、ＲＯＭ決定を行なうための第４
のＰ型不純物イオンを注入する。上記ＬＯＣＯＳ酸化膜
の上記バーズビーク部分の直下に、上記チャネルカット
層中のＰ型不純物濃度よりも、濃度の濃いＰ+ 不純物領
域を形成する。
製造方法は、ＮチャネルトランジスタとＰチャネルトラ
ンジスタを含む半導体装置の製造方法に係るものであ
る。まず、半導体基板の主表面中に、バーズビーク部分
を含むＬＯＣＯＳ酸化膜を形成する。上記素子領域内の
上記半導体基板の主表面中に、チャネルドープ用の第１
のＰ型不純物イオンを注入する。上記半導体基板の主表
面中に、上記素子領域の下側にチャネルカット層を形成
するための第２のＰ型不純物イオンクレームを注入す
る。上記素子領域内の上記半導体基板の上に、上記Ｎチ
ャネルトランジスタを形成する。上記半導体基板の主表
面中であって、上記素子領域から離れた位置に上記Ｐチ
ャネルトランジスタのＰ型ソース／ドレイン領域を形成
するための第３のＰ型不純物イオンを注入する。上記半
導体基板の主表面中に、ＲＯＭ決定を行なうための第４
のＰ型不純物イオンを注入する。上記ＬＯＣＯＳ酸化膜
の上記バーズビーク部分の直下に、上記チャネルカット
層中のＰ型不純物濃度よりも、濃度の濃いＰ+ 不純物領
域を形成する。
【００３４】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、半導体基板の主表面中であって、かつＬＯＣＯＳ酸
化膜のバーズビーク部分の直下に、チャネルカット層中
のＰ型不純物濃度よりも、濃度の濃いＰ+ 不純物領域が
形成されているので、Ｎチャネルトランジスタの素子分
離耐圧が向上する。
ば、半導体基板の主表面中であって、かつＬＯＣＯＳ酸
化膜のバーズビーク部分の直下に、チャネルカット層中
のＰ型不純物濃度よりも、濃度の濃いＰ+ 不純物領域が
形成されているので、Ｎチャネルトランジスタの素子分
離耐圧が向上する。
【００３５】この発明の第２の局面に従う半導体装置に
よれば、入力保護回路を形成するためのＮチャネルフィ
ールドトランジスタを含む半導体装置において、半導体
基板の主表面中であって、かつＬＯＣＯＳ酸化膜のバー
ズビーク部分の直下に、チャネルカット層中のＰ型不純
物濃度よりも、濃度の濃いＰ+ 不純物領域が形成されて
いるので、Ｎチャネルフィールドトランジスタの耐圧が
向上する。
よれば、入力保護回路を形成するためのＮチャネルフィ
ールドトランジスタを含む半導体装置において、半導体
基板の主表面中であって、かつＬＯＣＯＳ酸化膜のバー
ズビーク部分の直下に、チャネルカット層中のＰ型不純
物濃度よりも、濃度の濃いＰ+ 不純物領域が形成されて
いるので、Ｎチャネルフィールドトランジスタの耐圧が
向上する。
【００３６】この発明の第３の局面に従う半導体装置の
製造方法によれば、ＬＯＣＯＳ酸化膜のバーズビーク部
分の直下に、チャネルカット層中のＰ型不純物よりも、
濃度の濃いＰ+ 不純物領域を形成するので、素子分離耐
圧が向上したＮチャネルトランジスタが得られる。
製造方法によれば、ＬＯＣＯＳ酸化膜のバーズビーク部
分の直下に、チャネルカット層中のＰ型不純物よりも、
濃度の濃いＰ+ 不純物領域を形成するので、素子分離耐
圧が向上したＮチャネルトランジスタが得られる。
【００３７】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００３８】実施例１ 図１は、この発明の一実施例に係る半導体装置の断面図
である。
である。
【００３９】図１を参照して、シリコン基板１の主表面
にＮウェル３１とＰウェル３２が、互いに隣接して設け
られている。Ｐウェル３２は、Ｎチャネルトランジスタ
３３が形成される領域である。Ｎウェル３１内は、Ｐチ
ャネルトランジスタ３５が形成される領域である。Ｎチ
ャネルトランジスタ領域５において、Ｎチャネルトラン
ジスタ３３を形成するための素子領域を取囲み、該素子
領域を他の素子領域から分離するためのフィールド酸化
膜２が設けられる。フィールド酸化膜２は、その膜厚が
実質的に一定にされた本体部分２ａと、該本体部分２ａ
と一体的に形成され、かつ素子領域の周囲を直接取囲
み、さらにその膜厚が上記本体部分２ａから素子領域に
向かう方向に徐々に減少している取囲み部分２ｂとから
形成される。シリコン基板１の主表面中であって、かつ
フィールド酸化膜２の取囲み部分２ｂの直下には、Ｐ型
不純物濃度が１×１０17〜５×１０17個／ｃｍ3 の範囲
に選ばれたＰ+ 不純物領域３４が形成されている。素子
領域の下には、Ｐ型不純物が注入されたチャネルカット
層７ａ（濃度１×１０16〜５×１０16個／ｃｍ3 ）が設
けられている。Ｐチャネルトランジスタ領域３には、Ｐ
チャネルトランジスタ３５が設けられている。Ｎチャネ
ルトランジスタ３３とＰチャネルトランジスタ３５を覆
うように、層間絶縁膜２９がシリコン基板１の上に設け
られている。層間絶縁膜２９内には、Ｎチャネルトラン
ジスタ３３とＰチャネルトランジスタ３５のそれぞれの
ソース／ドレイン領域を露出させるためのコンタクトホ
ール３６が設けられている。コンタクトホール３６を通
って、ソース／ドレイン領域に電極３０が接続されてい
る。
にＮウェル３１とＰウェル３２が、互いに隣接して設け
られている。Ｐウェル３２は、Ｎチャネルトランジスタ
３３が形成される領域である。Ｎウェル３１内は、Ｐチ
ャネルトランジスタ３５が形成される領域である。Ｎチ
ャネルトランジスタ領域５において、Ｎチャネルトラン
ジスタ３３を形成するための素子領域を取囲み、該素子
領域を他の素子領域から分離するためのフィールド酸化
膜２が設けられる。フィールド酸化膜２は、その膜厚が
実質的に一定にされた本体部分２ａと、該本体部分２ａ
と一体的に形成され、かつ素子領域の周囲を直接取囲
み、さらにその膜厚が上記本体部分２ａから素子領域に
向かう方向に徐々に減少している取囲み部分２ｂとから
形成される。シリコン基板１の主表面中であって、かつ
フィールド酸化膜２の取囲み部分２ｂの直下には、Ｐ型
不純物濃度が１×１０17〜５×１０17個／ｃｍ3 の範囲
に選ばれたＰ+ 不純物領域３４が形成されている。素子
領域の下には、Ｐ型不純物が注入されたチャネルカット
層７ａ（濃度１×１０16〜５×１０16個／ｃｍ3 ）が設
けられている。Ｐチャネルトランジスタ領域３には、Ｐ
チャネルトランジスタ３５が設けられている。Ｎチャネ
ルトランジスタ３３とＰチャネルトランジスタ３５を覆
うように、層間絶縁膜２９がシリコン基板１の上に設け
られている。層間絶縁膜２９内には、Ｎチャネルトラン
ジスタ３３とＰチャネルトランジスタ３５のそれぞれの
ソース／ドレイン領域を露出させるためのコンタクトホ
ール３６が設けられている。コンタクトホール３６を通
って、ソース／ドレイン領域に電極３０が接続されてい
る。
【００４０】本実施例によれば、フィールド酸化膜２の
取囲み部分２ｂの直下に、Ｐ型不純物濃度が１×１０17
〜５×１０17個／ｃｍ3 の範囲に選ばれたＰ+ 不純物領
域３４が設けられているので、その部分でＰ型不純物の
濃度が高まり、ひいては素子分離耐圧が向上する。
取囲み部分２ｂの直下に、Ｐ型不純物濃度が１×１０17
〜５×１０17個／ｃｍ3 の範囲に選ばれたＰ+ 不純物領
域３４が設けられているので、その部分でＰ型不純物の
濃度が高まり、ひいては素子分離耐圧が向上する。
【００４１】次に、図１に示す半導体装置の製造方法に
ついて説明する。図２〜図１１は、図１に示す半導体装
置の製造方法の順序の各工程における半導体装置の部分
断面図である。
ついて説明する。図２〜図１１は、図１に示す半導体装
置の製造方法の順序の各工程における半導体装置の部分
断面図である。
【００４２】図２を参照して、シリコン基板１の主表面
に、素子分離を行なうためのシリコン酸化膜２を、ＬＯ
ＣＯＳ法により形成する。フィールド酸化膜２は、その
膜厚が実質的に一定にされた本体部分２ａと、本体部分
２ａと一体的に形成され、かつ素子領域の周囲を直接取
囲み、さらにその膜厚が本体部分２ａから素子領域に向
かう方向に徐々に減少している取囲み部分２ｂとから形
成される。
に、素子分離を行なうためのシリコン酸化膜２を、ＬＯ
ＣＯＳ法により形成する。フィールド酸化膜２は、その
膜厚が実質的に一定にされた本体部分２ａと、本体部分
２ａと一体的に形成され、かつ素子領域の周囲を直接取
囲み、さらにその膜厚が本体部分２ａから素子領域に向
かう方向に徐々に減少している取囲み部分２ｂとから形
成される。
【００４３】Ｐチャネルトランジスタ領域３をレジスト
４で覆い、Ｎチャネルトランジスタ領域５に、ウェルを
形成するためのボロン６を、注入エネルギ１ＭｅＶ，注
入濃度１×１０13個／ｃｍ2 の条件で注入する。シリコ
ン酸化膜２のチャネルカットのためのボロン７を、注入
エネルギ１５０ＫｅＶ，注入濃度５×１０12個／ｃｍ 2
の条件で、基板中に１×１０16〜５×１０16個／ｃｍ3
残るように、注入する。Ｎチャネルトランジスタのしき
い値電圧Ｖｔｈを決定するチャネルドープのボロン８
を、５０ＫｅＶ，注入濃度３×１０12個／ｃｍ2 の条件
で、４５°の斜め回転注入する。
４で覆い、Ｎチャネルトランジスタ領域５に、ウェルを
形成するためのボロン６を、注入エネルギ１ＭｅＶ，注
入濃度１×１０13個／ｃｍ2 の条件で注入する。シリコ
ン酸化膜２のチャネルカットのためのボロン７を、注入
エネルギ１５０ＫｅＶ，注入濃度５×１０12個／ｃｍ 2
の条件で、基板中に１×１０16〜５×１０16個／ｃｍ3
残るように、注入する。Ｎチャネルトランジスタのしき
い値電圧Ｖｔｈを決定するチャネルドープのボロン８
を、５０ＫｅＶ，注入濃度３×１０12個／ｃｍ2 の条件
で、４５°の斜め回転注入する。
【００４４】図１２は、本発明に使用する回転イオン注
入装置の概念図である。回転イオン注入装置は、Ｙ偏光
板１１６と、Ｘ偏光板１１７と、マスク１１８と、回転
ターゲット１１９とを備えている。回転ターゲット１１
９は矢印Ｇ方向に角度が傾けられるようになっており、
この傾斜角により不純物イオンの注入角度θが調整さ
れ。また、回転ターゲット１１９は矢印Ｆ方向に回転す
るようになっており、この回転により、回転ターゲット
１１９の上に置かれた半導体基板が回転される。
入装置の概念図である。回転イオン注入装置は、Ｙ偏光
板１１６と、Ｘ偏光板１１７と、マスク１１８と、回転
ターゲット１１９とを備えている。回転ターゲット１１
９は矢印Ｇ方向に角度が傾けられるようになっており、
この傾斜角により不純物イオンの注入角度θが調整さ
れ。また、回転ターゲット１１９は矢印Ｆ方向に回転す
るようになっており、この回転により、回転ターゲット
１１９の上に置かれた半導体基板が回転される。
【００４５】次に、この回転イオン注入装置を用いて、
回転イオン注入を行なう方法について説明する。回転タ
ーゲット１１９の上に、図２に示すシリコン基板を置
く。次いで、回転ターゲット１１９を、注入角度θが４
５°になるように傾け、矢印Ｆ方向に回転させる。次い
で、イオンビームを照射する。イオンビームはＹ偏光板
１１６により垂直方向に引伸ばされ、さらにＸ偏光板１
１７により水平方向に引伸ばされ、マスク１１８を通っ
て、回転ターゲット１１９の上に置かれたシリコン基板
に入射する。こうして、シリコン基板１の主表面に、ボ
ロン８が４５°の角度で斜め回転注入される。
回転イオン注入を行なう方法について説明する。回転タ
ーゲット１１９の上に、図２に示すシリコン基板を置
く。次いで、回転ターゲット１１９を、注入角度θが４
５°になるように傾け、矢印Ｆ方向に回転させる。次い
で、イオンビームを照射する。イオンビームはＹ偏光板
１１６により垂直方向に引伸ばされ、さらにＸ偏光板１
１７により水平方向に引伸ばされ、マスク１１８を通っ
て、回転ターゲット１１９の上に置かれたシリコン基板
に入射する。こうして、シリコン基板１の主表面に、ボ
ロン８が４５°の角度で斜め回転注入される。
【００４６】図３は、素子領域の拡大図である。図１３
は、素子領域の平面図である。図２と図３と図１３を参
照して、ボロン８を４５°の斜め回転注入することによ
って、シリコン酸化膜２の取囲み部分２ｂの直下に、濃
度１×１０17〜５×１０17個／ｃｍ3 のＰ+ 不純物領域
３４が形成される。
は、素子領域の平面図である。図２と図３と図１３を参
照して、ボロン８を４５°の斜め回転注入することによ
って、シリコン酸化膜２の取囲み部分２ｂの直下に、濃
度１×１０17〜５×１０17個／ｃｍ3 のＰ+ 不純物領域
３４が形成される。
【００４７】図４を参照して、Ｎチャネルトランジスタ
領域５をレジスト９で覆い、Ｐチャネルトランジスタ領
域３に、ウェルを形成するためのリン１０を、注入エネ
ルギ１．２ＭｅＶ，注入濃度１×１０12個／ｃｍ2 の条
件で注入する。Ｐチャネルトランジスタのしきい値電圧
Ｖｔｈを決定するチャネルドープのボロン１１を、注入
エネルギ２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2 の
条件で注入する。
領域５をレジスト９で覆い、Ｐチャネルトランジスタ領
域３に、ウェルを形成するためのリン１０を、注入エネ
ルギ１．２ＭｅＶ，注入濃度１×１０12個／ｃｍ2 の条
件で注入する。Ｐチャネルトランジスタのしきい値電圧
Ｖｔｈを決定するチャネルドープのボロン１１を、注入
エネルギ２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2 の
条件で注入する。
【００４８】図５を参照して、膜厚１５０Å程度のシリ
コン酸化膜１２と、リンドープされた多結晶シリコン１
３と、タングステンシリサイド膜１４を順次形成するこ
とにより、ＭＯＳトランジスタのゲート電極１５を形成
する。
コン酸化膜１２と、リンドープされた多結晶シリコン１
３と、タングステンシリサイド膜１４を順次形成するこ
とにより、ＭＯＳトランジスタのゲート電極１５を形成
する。
【００４９】図６を参照して、Ｐチャネルトランジスタ
領域３をレジスト１６で覆い、Ｎチャネルトランジスタ
のソース／ドレイン領域１７に、リン１８を、注入エネ
ルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の条件
で、４５°の斜め回転注入を行なう。この斜め回転注入
の目的は、ＬＤＤ構造のソース／ドレイン領域を形成す
るためである。
領域３をレジスト１６で覆い、Ｎチャネルトランジスタ
のソース／ドレイン領域１７に、リン１８を、注入エネ
ルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の条件
で、４５°の斜め回転注入を行なう。この斜め回転注入
の目的は、ＬＤＤ構造のソース／ドレイン領域を形成す
るためである。
【００５０】図７を参照して、Ｎチャネルトランジスタ
領域５をレジスト１９で覆い、Ｐチャネルトランジスタ
のソース／ドレイン領域２０に、二フッ化ボロン２１
を、注入エネルギ２０ＫｅＶ，注入濃度１×１０13個／
ｃｍ2 の条件で注入する。
領域５をレジスト１９で覆い、Ｐチャネルトランジスタ
のソース／ドレイン領域２０に、二フッ化ボロン２１
を、注入エネルギ２０ＫｅＶ，注入濃度１×１０13個／
ｃｍ2 の条件で注入する。
【００５１】図８を参照して、ゲート電極１５の側壁
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域１７に、砒素２４を注入エネルギ５０ＫｅＶ，
注入濃度５×１０15個／ｃｍ2 の条件で注入する。
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域１７に、砒素２４を注入エネルギ５０ＫｅＶ，
注入濃度５×１０15個／ｃｍ2 の条件で注入する。
【００５２】図９を参照して、Ｎチャネルトランジスタ
領域５をレジスト２５で覆い、Ｐチャネルトランジスタ
のソース／ドレイン領域２０に、二フッ化ボロン２６
を、注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／
ｃｍ2 の条件で注入する。
領域５をレジスト２５で覆い、Ｐチャネルトランジスタ
のソース／ドレイン領域２０に、二フッ化ボロン２６
を、注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／
ｃｍ2 の条件で注入する。
【００５３】図１０を参照して、８５０℃で、酸素雰囲
気下、１０分程度、熱処理を行なう。その後、ＲＯＭ注
入以外の箇所をレジスト２７で覆い、チップ上に、ＲＯ
Ｍ決定を行なうためのボロン２８を注入する。
気下、１０分程度、熱処理を行なう。その後、ＲＯＭ注
入以外の箇所をレジスト２７で覆い、チップ上に、ＲＯ
Ｍ決定を行なうためのボロン２８を注入する。
【００５４】図１１を参照して、Ｎチャネルトランジス
タとＰチャネルトランジスタを覆うように、シリコン基
板１の上に層間絶縁膜２９を形成する。層間絶縁膜２９
中に、ＮチャネルトランジスタとＰチャネルトランジス
タのソース／ドレイン領域を露出させるためのコンタク
トホール３６を形成する。コンタクトホール３６を通っ
て、ソース／ドレイン領域に電極３０を接続する。この
実施例によれば、図１４（図３中のＡ−Ａ線に沿って切
った、半導体基板中のボロンのプロファイル）を参照し
て、フィールド酸化膜の取囲み部分の直下において、Ｐ
型不純物濃度が高められているので、素子分離耐圧が向
上する。なお、図１４中、（ｂ）点における濃度は、１
×１０16〜５×１０16／ｃｍ3 となり、（ａ）点におけ
る濃度は１×１０17〜５×１０17／ｃｍ3 となる。
タとＰチャネルトランジスタを覆うように、シリコン基
板１の上に層間絶縁膜２９を形成する。層間絶縁膜２９
中に、ＮチャネルトランジスタとＰチャネルトランジス
タのソース／ドレイン領域を露出させるためのコンタク
トホール３６を形成する。コンタクトホール３６を通っ
て、ソース／ドレイン領域に電極３０を接続する。この
実施例によれば、図１４（図３中のＡ−Ａ線に沿って切
った、半導体基板中のボロンのプロファイル）を参照し
て、フィールド酸化膜の取囲み部分の直下において、Ｐ
型不純物濃度が高められているので、素子分離耐圧が向
上する。なお、図１４中、（ｂ）点における濃度は、１
×１０16〜５×１０16／ｃｍ3 となり、（ａ）点におけ
る濃度は１×１０17〜５×１０17／ｃｍ3 となる。
【００５５】図１５は、図１に示す半導体装置と同時に
作られる、入力保護回路を形成するためのＮチャネルフ
ィールドトランジスタの断面図である。図１６は、Ｎチ
ャネルフィールドトランジスタの平面図である。
作られる、入力保護回路を形成するためのＮチャネルフ
ィールドトランジスタの断面図である。図１６は、Ｎチ
ャネルフィールドトランジスタの平面図である。
【００５６】これらの図を参照して、フィールド酸化膜
２の取囲み部分２ｂの直下に、Ｐ型不純物濃度が１×１
０17〜５×１０17／ｃｍ3 の範囲に選ばれたＰ+ 不純物
領域３４が形成されているので、Ｎチャネルフィールド
トランジスタの耐圧が向上する。なお、図１５におい
て、Ａ−Ａ線に沿って切った、シリコン基板中のボロン
のプロファイルは、図１４に示すものと同一である。
２の取囲み部分２ｂの直下に、Ｐ型不純物濃度が１×１
０17〜５×１０17／ｃｍ3 の範囲に選ばれたＰ+ 不純物
領域３４が形成されているので、Ｎチャネルフィールド
トランジスタの耐圧が向上する。なお、図１５におい
て、Ａ−Ａ線に沿って切った、シリコン基板中のボロン
のプロファイルは、図１４に示すものと同一である。
【００５７】実施例２ 図１７〜図２７は、図１に示す半導体装置の他の製造方
法の順序の各工程における半導体装置の部分断面図であ
る。
法の順序の各工程における半導体装置の部分断面図であ
る。
【００５８】図１７を参照して、シリコン基板１の主表
面に、素子分離を行なうためのシリコン酸化膜２をＬＯ
ＣＯＳ法により形成する。
面に、素子分離を行なうためのシリコン酸化膜２をＬＯ
ＣＯＳ法により形成する。
【００５９】図１８を参照して、Ｐチャネルトランジス
タ領域３をレジスト４で覆い、Ｎチャネルトランジスタ
領域５に、ウェルを形成するためのボロン６を、注入エ
ネルギ１ＭｅＶ，注入濃度１×１０13個／ｃｍ2 の条件
で注入する。シリコン酸化膜２のチャネルカットのため
のボロン７を、注入エネルギ１５０ＫｅＶ，注入濃度５
×１０12個／ｃｍ2 の条件で注入する。Ｎチャネルトラ
ンジスタのしきい値電圧Ｖｔｈを決定するチャネルドー
プのボロン８を、注入エネルギ５０ＫｅＶ，注入濃度３
×１０12個／ｃｍ2 の条件で注入する。
タ領域３をレジスト４で覆い、Ｎチャネルトランジスタ
領域５に、ウェルを形成するためのボロン６を、注入エ
ネルギ１ＭｅＶ，注入濃度１×１０13個／ｃｍ2 の条件
で注入する。シリコン酸化膜２のチャネルカットのため
のボロン７を、注入エネルギ１５０ＫｅＶ，注入濃度５
×１０12個／ｃｍ2 の条件で注入する。Ｎチャネルトラ
ンジスタのしきい値電圧Ｖｔｈを決定するチャネルドー
プのボロン８を、注入エネルギ５０ＫｅＶ，注入濃度３
×１０12個／ｃｍ2 の条件で注入する。
【００６０】図１９を参照して、Ｎチャネルトランジス
タ領域５をレジスト９で覆い、Ｐチャネルトランジスタ
領域３に、ウェルを形成するためのリン１０を、注入エ
ネルギ１．２ＭｅＶ，注入濃度１×１０13個／ｃｍ2 の
条件で注入する。Ｐチャネルトランジスタのしきい値電
圧Ｖｔｈを決定するチャネルドープのボロン１１を、注
入エネルギ２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2
の条件で注入する。
タ領域５をレジスト９で覆い、Ｐチャネルトランジスタ
領域３に、ウェルを形成するためのリン１０を、注入エ
ネルギ１．２ＭｅＶ，注入濃度１×１０13個／ｃｍ2 の
条件で注入する。Ｐチャネルトランジスタのしきい値電
圧Ｖｔｈを決定するチャネルドープのボロン１１を、注
入エネルギ２０ＫｅＶ，注入濃度１×１０12個／ｃｍ2
の条件で注入する。
【００６１】図２０を参照して、膜厚１５０Å程度のシ
リコン酸化膜１２、リンドープされた多結晶シリコン膜
１３、タングステンシリサイド膜１４を順次形成するこ
とにより、ＭＯＳトランジスタのゲート電極１５を形成
する。
リコン酸化膜１２、リンドープされた多結晶シリコン膜
１３、タングステンシリサイド膜１４を順次形成するこ
とにより、ＭＯＳトランジスタのゲート電極１５を形成
する。
【００６２】図２１を参照して、Ｐチャネルトランジス
タ領域３をレジスト１６で覆い、Ｎチャネルトランジス
タのソース／ドレイン領域１７に、リン１８を、注入エ
ネルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の条
件で、４５°の斜め回転注入をする。ＬＤＤ構造のトラ
ンジスタを作るためである。
タ領域３をレジスト１６で覆い、Ｎチャネルトランジス
タのソース／ドレイン領域１７に、リン１８を、注入エ
ネルギ５０ＫｅＶ，注入濃度２×１０13個／ｃｍ2 の条
件で、４５°の斜め回転注入をする。ＬＤＤ構造のトラ
ンジスタを作るためである。
【００６３】図２２を参照して、フィールド酸化膜２の
取囲み部分２ｂの上部分がレジストで覆われないよう
に、Ｎチャネルトランジスタ領域５をレジスト１９で覆
う。フィールド酸化膜２の部分の拡大図を図２３に示
す。
取囲み部分２ｂの上部分がレジストで覆われないよう
に、Ｎチャネルトランジスタ領域５をレジスト１９で覆
う。フィールド酸化膜２の部分の拡大図を図２３に示
す。
【００６４】図２２と図２３を参照して、レジスト１９
をマスクにして、Ｐチャネルトランジスタのソース／ド
レイン領域２０に、二フッ化ボロン２１を、注入エネル
ギ２０ＫｅＶ，注入濃度１×１０13個／ｃｍ2 の条件
（基板中に５×１０16〜１×１０17個／ｃｍ3 注入され
るように）で注入する。フィールド酸化膜２の取囲み部
分２ｂがレジストで覆われていないので、フィールド酸
化膜２の取囲み部分２ｂの直下に、濃度１×１０17〜５
×１０17／ｃｍ3 程度のＰ+ 不純物領域３４が形成され
る。
をマスクにして、Ｐチャネルトランジスタのソース／ド
レイン領域２０に、二フッ化ボロン２１を、注入エネル
ギ２０ＫｅＶ，注入濃度１×１０13個／ｃｍ2 の条件
（基板中に５×１０16〜１×１０17個／ｃｍ3 注入され
るように）で注入する。フィールド酸化膜２の取囲み部
分２ｂがレジストで覆われていないので、フィールド酸
化膜２の取囲み部分２ｂの直下に、濃度１×１０17〜５
×１０17／ｃｍ3 程度のＰ+ 不純物領域３４が形成され
る。
【００６５】図２４を参照して、ゲート電極１５の側壁
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域に、砒素２４を注入エネルギ５０ＫｅＶ，注入
濃度５×１０15個／ｃｍ2 の条件で注入する。
に、シリコン酸化膜により、サイドウォール２２を形成
する。その後、Ｐチャネルトランジスタ領域３をレジス
ト２３で覆い、Ｎチャネルトランジスタのソース／ドレ
イン領域に、砒素２４を注入エネルギ５０ＫｅＶ，注入
濃度５×１０15個／ｃｍ2 の条件で注入する。
【００６６】図２５を参照して、Ｎチャネルトランジス
タ領域５をレジスト２５で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域に、二フッ化ボロン２６を、
注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／ｃｍ
2 の条件で注入する。
タ領域５をレジスト２５で覆い、Ｐチャネルトランジス
タのソース／ドレイン領域に、二フッ化ボロン２６を、
注入エネルギ２０ＫｅＶ，注入濃度５×１０15個／ｃｍ
2 の条件で注入する。
【００６７】図２６を参照して、８５０℃で酸素雰囲気
下、２０分程度熱処理を行なう。その後、ＲＯＭ注入以
外の箇所をレジスト２７で覆い、チップ上に、ＲＯＭ決
定を行なうためのボロン２８を注入する。その後、レジ
スト２７を除去する。
下、２０分程度熱処理を行なう。その後、ＲＯＭ注入以
外の箇所をレジスト２７で覆い、チップ上に、ＲＯＭ決
定を行なうためのボロン２８を注入する。その後、レジ
スト２７を除去する。
【００６８】図２７を参照して、Ｎチャネルトランジス
タとＰチャネルトランジスタを覆うように、シリコン基
板１の上に層間絶縁膜２９を形成する。層間絶縁膜２９
中に、ＮチャネルトランジスタとＰチャネルトランジス
タのソース／ドレイン領域の表面を露出させるためのコ
ンタクトホール３６を形成する。コンタクトホール３６
を通って、ソース／ドレイン領域に電極３０を接続す
る。
タとＰチャネルトランジスタを覆うように、シリコン基
板１の上に層間絶縁膜２９を形成する。層間絶縁膜２９
中に、ＮチャネルトランジスタとＰチャネルトランジス
タのソース／ドレイン領域の表面を露出させるためのコ
ンタクトホール３６を形成する。コンタクトホール３６
を通って、ソース／ドレイン領域に電極３０を接続す
る。
【００６９】実施例３ 図２８〜図３８は、図１に示す半導体装置のさらに他の
製造方法の順序の各工程における半導体装置の部分断面
図である。
製造方法の順序の各工程における半導体装置の部分断面
図である。
【００７０】図２８〜図３５は、図４１〜図４８に示し
た従来の工程と、同一であるので、同一部分には同一の
参照番号を付し、その説明を繰り返さない。
た従来の工程と、同一であるので、同一部分には同一の
参照番号を付し、その説明を繰り返さない。
【００７１】図３６を参照して、Ｎチャネルトランジス
タ領域５のシリコン酸化膜２の取囲み部分２ｂの上部分
がレジスト２７で覆われないように、ＲＯＭ注入以外の
箇所をレジスト２７で覆う。Ｎチャネルトランジスタ領
域５の、シリコン酸化膜２の部分の拡大図を、図３７に
示す。
タ領域５のシリコン酸化膜２の取囲み部分２ｂの上部分
がレジスト２７で覆われないように、ＲＯＭ注入以外の
箇所をレジスト２７で覆う。Ｎチャネルトランジスタ領
域５の、シリコン酸化膜２の部分の拡大図を、図３７に
示す。
【００７２】図３６と図３７を参照して、レジスト２７
をマスクにして、ボロン２８を注入する。フィールド酸
化膜２の取囲み部分２ｂがレジスト２７で覆われていな
いので、フィールド酸化膜２の取囲み部分２ｂの直下
に、濃度１×１０17〜５×１０ 17個／ｃｍ3 程度のＰ+
不純物領域３４が形成される。レジスト２７を除去す
る。
をマスクにして、ボロン２８を注入する。フィールド酸
化膜２の取囲み部分２ｂがレジスト２７で覆われていな
いので、フィールド酸化膜２の取囲み部分２ｂの直下
に、濃度１×１０17〜５×１０ 17個／ｃｍ3 程度のＰ+
不純物領域３４が形成される。レジスト２７を除去す
る。
【００７３】図３８を参照して、Ｎチャネルトランジス
タとＰチャネルトランジスタとを覆うように、シリコン
基板１の上に層間絶縁膜２９を形成する。層間絶縁膜２
９中に、ＮチャネルトランジスタとＰチャネルトランジ
スタのソース／ドレイン領域の表面を露出させるための
コンタクトホール３６を形成する。コンタクトホール３
６を通って、ソース／ドレイン領域に、電極３０を接続
する。
タとＰチャネルトランジスタとを覆うように、シリコン
基板１の上に層間絶縁膜２９を形成する。層間絶縁膜２
９中に、ＮチャネルトランジスタとＰチャネルトランジ
スタのソース／ドレイン領域の表面を露出させるための
コンタクトホール３６を形成する。コンタクトホール３
６を通って、ソース／ドレイン領域に、電極３０を接続
する。
【００７４】上述した製造方法では、Ｐ+ 不純物領域３
４を、チャネルドープ工程、Ｐ−ソース／ドレイン領域
の形成工程またはＲＯＭ注入工程を利用することによっ
て形成しているので、マスク合せの回数を増加させな
い。ひいては、工程を増加させることなく、Ｐ+ 不純物
領域を形成できる。
４を、チャネルドープ工程、Ｐ−ソース／ドレイン領域
の形成工程またはＲＯＭ注入工程を利用することによっ
て形成しているので、マスク合せの回数を増加させな
い。ひいては、工程を増加させることなく、Ｐ+ 不純物
領域を形成できる。
【００７５】実施例４ 図３９は、この発明のさらに他の実施例に係る半導体装
置の断面図である。
置の断面図である。
【００７６】上述の実施例では、レトログレードウェル
によって素子を分離した半導体装置を例示したが、この
発明はこれに限られるものでなく、図３９に示すよう
に、フィールド酸化膜２の直下にＰ+ 不純物層５１を形
成した、半導体装置にも適用できる。すなわち、フィー
ルド酸化膜２の取囲み部分２ｂの直下に、Ｐ型不純物濃
度が１×１０17〜５×１０17個／ｃｍ3 の範囲に選ばれ
たＰ+ 不純物領域３４を設けることにより、素子分離耐
圧を向上させることができる。
によって素子を分離した半導体装置を例示したが、この
発明はこれに限られるものでなく、図３９に示すよう
に、フィールド酸化膜２の直下にＰ+ 不純物層５１を形
成した、半導体装置にも適用できる。すなわち、フィー
ルド酸化膜２の取囲み部分２ｂの直下に、Ｐ型不純物濃
度が１×１０17〜５×１０17個／ｃｍ3 の範囲に選ばれ
たＰ+ 不純物領域３４を設けることにより、素子分離耐
圧を向上させることができる。
【００７７】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、半導体基板の主表面中
であって、かつＬＯＣＯＳ酸化膜のバーズビーク部分の
直下に、チャネルカット層中のＰ型不純物濃度よりも、
濃度の濃いＰ+ 不純物領域が形成されているので、素子
分離耐圧が向上するという効果を奏する。
局面に従う半導体装置によれば、半導体基板の主表面中
であって、かつＬＯＣＯＳ酸化膜のバーズビーク部分の
直下に、チャネルカット層中のＰ型不純物濃度よりも、
濃度の濃いＰ+ 不純物領域が形成されているので、素子
分離耐圧が向上するという効果を奏する。
【００７８】また、この発明の第２の局面に従う、入力
保護回路を形成するためのＮチャネルフィールドトラン
ジスタを含む半導体装置によれば、半導体基板の主表面
中であって、かつＬＯＣＯＳ酸化膜のバーズビーク部分
の直下に、チャネルカット層中のＰ型不純物濃度より
も、濃度の濃いＰ+ 不純物領域が形成されているので、
Ｎチャネルフィールドトランジスタの耐圧が向上すると
いう効果を奏する。
保護回路を形成するためのＮチャネルフィールドトラン
ジスタを含む半導体装置によれば、半導体基板の主表面
中であって、かつＬＯＣＯＳ酸化膜のバーズビーク部分
の直下に、チャネルカット層中のＰ型不純物濃度より
も、濃度の濃いＰ+ 不純物領域が形成されているので、
Ｎチャネルフィールドトランジスタの耐圧が向上すると
いう効果を奏する。
【００７９】さらに、この発明の第３の局面に従う半導
体装置の製造方法によれば、ＬＯＣＯＳ酸化膜のバーズ
ビーク部分の直下に、チャネルカット層中のＰ型不純物
濃度よりも、濃度の濃いＰ+ 不純物領域を形成するの
で、素子分離耐圧が向上したＮチャネルトランジスタが
得られるという効果を奏する。
体装置の製造方法によれば、ＬＯＣＯＳ酸化膜のバーズ
ビーク部分の直下に、チャネルカット層中のＰ型不純物
濃度よりも、濃度の濃いＰ+ 不純物領域を形成するの
で、素子分離耐圧が向上したＮチャネルトランジスタが
得られるという効果を奏する。
【図１】この発明の一実施例に係る半導体装置の断面図
である。
である。
【図２】図１に示す半導体装置の第１の製造方法の順序
の第１の工程における半導体装置の部分断面図である。
の第１の工程における半導体装置の部分断面図である。
【図３】図２の部分拡大図である。
【図４】図１に示す半導体装置の第１の製造方法の順序
の第２の工程における半導体装置の部分断面図である。
の第２の工程における半導体装置の部分断面図である。
【図５】図１に示す半導体装置の第１の製造方法の順序
の第３の工程における半導体装置の部分断面図である。
の第３の工程における半導体装置の部分断面図である。
【図６】図１に示す半導体装置の第１の製造方法の順序
の第４の工程における半導体装置の部分断面図である。
の第４の工程における半導体装置の部分断面図である。
【図７】図１に示す半導体装置の第１の製造方法の順序
の第５の工程における半導体装置の部分断面図である。
の第５の工程における半導体装置の部分断面図である。
【図８】図１に示す半導体装置の第１の製造方法の順序
の第６の工程における半導体装置の部分断面図である。
の第６の工程における半導体装置の部分断面図である。
【図９】図１に示す半導体装置の第１の製造方法の順序
の第７の工程における半導体装置の部分断面図である。
の第７の工程における半導体装置の部分断面図である。
【図１０】図１に示す半導体装置の第１の製造方法の順
序の第８の工程における半導体装置の部分断面図であ
る。
序の第８の工程における半導体装置の部分断面図であ
る。
【図１１】図１に示す半導体装置の第１の製造方法の順
序の第９の工程における半導体装置の部分断面図であ
る。
序の第９の工程における半導体装置の部分断面図であ
る。
【図１２】本発明において用いられる回転イオン注入装
置の概念図である。
置の概念図である。
【図１３】図２におけるＮチャネルトランジスタ領域の
平面図である。
平面図である。
【図１４】図３のＡ−Ａ線に沿って切った半導体基板中
の、ボロンのプロファイルである。
の、ボロンのプロファイルである。
【図１５】図１に示すチャネルトランジスタと同時に作
られる、Ｎチャネルフィールドトランジスタの断面図で
ある。
られる、Ｎチャネルフィールドトランジスタの断面図で
ある。
【図１６】図１５に示すＮチャネルフィールドトランジ
スタの平面図である。
スタの平面図である。
【図１７】図１に示す半導体装置の第２の製造方法の第
１の工程における半導体装置の部分断面図である。
１の工程における半導体装置の部分断面図である。
【図１８】図１に示す半導体装置の第２の製造方法の第
２の工程における半導体装置の部分断面図である。
２の工程における半導体装置の部分断面図である。
【図１９】図１に示す半導体装置の第２の製造方法の第
３の工程における半導体装置の部分断面図である。
３の工程における半導体装置の部分断面図である。
【図２０】図１に示す半導体装置の第２の製造方法の第
４の工程における半導体装置の部分断面図である。
４の工程における半導体装置の部分断面図である。
【図２１】図１に示す半導体装置の第２の製造方法の第
５の工程における半導体装置の部分断面図である。
５の工程における半導体装置の部分断面図である。
【図２２】図１に示す半導体装置の第２の製造方法の第
６の工程における半導体装置の部分断面図である。
６の工程における半導体装置の部分断面図である。
【図２３】図２２の部分拡大図である。
【図２４】図１に示す半導体装置の第２の製造方法の第
７の工程における半導体装置の部分断面図である。
７の工程における半導体装置の部分断面図である。
【図２５】図１に示す半導体装置の第２の製造方法の第
８の工程における半導体装置の部分断面図である。
８の工程における半導体装置の部分断面図である。
【図２６】図１に示す半導体装置の第２の製造方法の第
９の工程における半導体装置の部分断面図である。
９の工程における半導体装置の部分断面図である。
【図２７】図１に示す半導体装置の第２の製造方法の第
１０の工程における半導体装置の部分断面図である。
１０の工程における半導体装置の部分断面図である。
【図２８】図１に示す半導体装置の第３の製造方法の第
１の工程における半導体装置の部分断面図である。
１の工程における半導体装置の部分断面図である。
【図２９】図１に示す半導体装置の第３の製造方法の第
２の工程における半導体装置の部分断面図である。
２の工程における半導体装置の部分断面図である。
【図３０】図１に示す半導体装置の第３の製造方法の第
３の工程における半導体装置の部分断面図である。
３の工程における半導体装置の部分断面図である。
【図３１】図１に示す半導体装置の第３の製造方法の第
４の工程における半導体装置の部分断面図である。
４の工程における半導体装置の部分断面図である。
【図３２】図１に示す半導体装置の第３の製造方法の第
５の工程における半導体装置の部分断面図である。
５の工程における半導体装置の部分断面図である。
【図３３】図１に示す半導体装置の第３の製造方法の第
６の工程における半導体装置の部分断面図である。
６の工程における半導体装置の部分断面図である。
【図３４】図１に示す半導体装置の第３の製造方法の第
７の工程における半導体装置の部分断面図である。
７の工程における半導体装置の部分断面図である。
【図３５】図１に示す半導体装置の第３の製造方法の第
８の工程における半導体装置の部分断面図である。
８の工程における半導体装置の部分断面図である。
【図３６】図１に示す半導体装置の第３の製造方法の第
９の工程における半導体装置の部分断面図である。
９の工程における半導体装置の部分断面図である。
【図３７】図３６の部分拡大図である。
【図３８】図１に示す半導体装置の第３の製造方法の第
１０の工程における半導体装置の部分断面図である。
１０の工程における半導体装置の部分断面図である。
【図３９】この発明のさらに他の実施例に係る半導体装
置の断面図である。
置の断面図である。
【図４０】従来のＤＲＡＭのブロック図である。
【図４１】従来の半導体装置の製造方法の第１の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４２】従来の半導体装置の製造方法の第２の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４３】従来の半導体装置の製造方法の第３の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４４】従来の半導体装置の製造方法の第４の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４５】従来の半導体装置の製造方法の第５の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４６】従来の半導体装置の製造方法の第６の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４７】従来の半導体装置の製造方法の第７の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４８】従来の半導体装置の製造方法の第８の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図４９】従来の半導体装置の製造方法の第９の工程に
おける半導体装置の部分断面図である。
おける半導体装置の部分断面図である。
【図５０】従来の半導体装置の製造方法の第１０の工程
における半導体装置の部分断面図である。
における半導体装置の部分断面図である。
【図５１】従来の半導体装置の製造方法の第１１の行程
における半導体装置の部分断面図である。
における半導体装置の部分断面図である。
【図５２】図４４のＡ−Ａ線に沿って切った半導体基板
中の、ボロンのプロファイルである。
中の、ボロンのプロファイルである。
【図５３】入力保護回路の回路図である。
【図５４】従来のＮチャネルトランジスタの断面図であ
る。
る。
１ シリコン基板 ２ フィールド酸化膜 ２ａ フィールド酸化膜の本体部分 ２ｂ フィールド酸化膜の取囲み部分 ７ａ チャネルカット層 ３３ Ｎチャネルトランジスタ ３４ Ｐ+ 不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (7)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面中に設けられ、素子領域を取囲
み、該素子領域を他の素子領域から分離するためのＬＯ
ＣＯＳ酸化膜と、 前記素子領域の中に設けられたＮチャネルトランジスタ
とを備え、 前記ＬＯＣＯＳ酸化膜は、バーズビーク部分を含み、 前記素子領域の下には、Ｐ型不純物が注入されているチ
ャネルカット層が設けられており、 前記半導体基板の主表面中であって、かつ前記ＬＯＣＯ
Ｓ酸化膜の前記バーズビーク部分の直下には、前記チャ
ネルカット層中のＰ型不純物濃度よりも、濃度の濃いＰ
+ 不純物領域が形成されている、半導体装置。 - 【請求項２】 前記半導体基板の主表面中にはＰウェル
とＮウェルが互いに隣接して形成されており、前記Ｎチ
ャネルトランジスタは前記Ｐウェル内に形成されてお
り、前記Ｎウェル内にはＰチャネルトランジスタが形成
されている、請求項１に記載の半導体装置。 - 【請求項３】 入力保護回路を形成するためのＮチャネ
ルフィールドトランジスタを含む半導体装置であって、 半導体基板と、 前記半導体基板の主表面中に互いに離されて形成された
１対のＮ型不純物領域と、 前記１対のＮ型不純物領域を取囲み、これらを分離する
ための、バーズビーク部分を有するＬＯＣＯＳ酸化膜
と、 前記ＬＯＣＯＳ酸化膜の上に、前記１対のＮ型不純物領
域にまたがるように設けられたゲート電極と、を備え、 前記素子領域の下にはＰ型不純物が注入されているチャ
ネルカット層が、さらに設けられており、 前記半導体基板の主表面中であって、かつ前記ＬＯＣＯ
Ｓ酸化膜の前記バーズビーク部分の直下には、前記チャ
ネルカット層中のＰ型不純物濃度よりも、濃度の濃いＰ
+ 不純物領域が形成されている半導体装置。 - 【請求項４】 ＮチャネルトランジスタとＰチャネルト
ランジスタを含む半導体装置の製造方法であって、 半導体基板の主表面中に、バーズビーク部分を含むＬＯ
ＣＯＳ酸化膜を形成する行程と、 前記素子領域内の前記半導体基板の主表面中に、チャネ
ルドープ用の第１のＰ型不純物イオンを注入する行程
と、 前記半導体基板の主表面中に、前記素子領域の下側にチ
ャネルカット層を形成するための第２のＰ型不純物イオ
ンを注入する行程と、 前記素子領域内に前記半導体基板の上に前記Ｎチャネル
トランジスタを形成する行程と、 前記半導体基板の主表面中であって、前記素子領域から
離れた位置に前記ＰチャネルトランジスタのＰ型ソース
／ドレイン領域を形成するための第３のＰ型不純物イオ
ンを注入する行程と、 前記半導体基板の主表面中にＲＯＭ決定を行なうための
第４のＰ型不純物イオンを注入する行程と、 前記ＬＯＣＯＳ酸化膜の前記バーズビーク部分の直下
に、前記チャネルカット層中のＰ型不純物濃度よりも濃
度の濃いＰ+ 不純物領域を形成する行程と、を備えた半
導体装置の製造方法。 - 【請求項５】 前記Ｐ+ 不純物領域を形成する行程は、
前記第１のＰ型不純物イオンを注入する行程と同時に行
なわれ、かつ、斜め回転イオン注入法により行なわれ
る、請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記Ｐ+ 不純物領域を形成する行程は、
前記第３のＰ型不純物イオンを注入する行程と同時に行
なわれる、請求項４に記載の半導体装置の製造方法。 - 【請求項７】 前記Ｐ+ 不純物領域を形成する行程は、
前記第４のＰ型不純物イオンを注入する行程と同時に行
なわれる、請求項４に記載の半導体装置の製造方法。
Priority Applications (3)
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