JPH0828425B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0828425B2 JPH0828425B2 JP60228647A JP22864785A JPH0828425B2 JP H0828425 B2 JPH0828425 B2 JP H0828425B2 JP 60228647 A JP60228647 A JP 60228647A JP 22864785 A JP22864785 A JP 22864785A JP H0828425 B2 JPH0828425 B2 JP H0828425B2
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims description 57
- 230000015556 catabolic process Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 23
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 20
- 229910052698 phosphorus Inorganic materials 0.000 description 20
- 239000011574 phosphorus Substances 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置及びその製造方法に係
り、例えば、EPROM（エレクトリカル・プログラマブル
・リード・オンリー・メモリ）装置及びその製造方法に
適用して有効な技術に関するものである。
り、例えば、EPROM（エレクトリカル・プログラマブル
・リード・オンリー・メモリ）装置及びその製造方法に
適用して有効な技術に関するものである。
EPROMなどの半導体集積回路装置は、多数のメモリセ
ルを複数のワード線及びデータ線を用いてマトリックス
状に接続し、これらのワード線及びデータ線の夫々１本
を選択することによって所定のメモリセルを作動させる
ものである。
ルを複数のワード線及びデータ線を用いてマトリックス
状に接続し、これらのワード線及びデータ線の夫々１本
を選択することによって所定のメモリセルを作動させる
ものである。
ところで、メモリセルにデータを記憶する場合には、
メモリセルのコントロールゲート電極及び／又はドレイ
ン領域に10V乃至12.5Vといった比較的高電圧の書き込み
電圧を印加しなければならない。このため、この書き込
み電圧を受けるIGFET（絶縁ゲート型電界効果トランジ
スタ）例えばデータ線やワード線の選択のためのスイッ
チ用IGFETは、高耐圧構造を採らなければならない。
メモリセルのコントロールゲート電極及び／又はドレイ
ン領域に10V乃至12.5Vといった比較的高電圧の書き込み
電圧を印加しなければならない。このため、この書き込
み電圧を受けるIGFET（絶縁ゲート型電界効果トランジ
スタ）例えばデータ線やワード線の選択のためのスイッ
チ用IGFETは、高耐圧構造を採らなければならない。
これに対し、例えば、専らデータの読み出しに用いら
れるセンスアンプ及び出力回路などを構成するIGFETに
は、5V程度の電圧しか印加されない。したがって、高耐
圧構造は必要とされないが、アクセスタイムの短縮化を
図るために高速動作が可能な構造でなければならない。
れるセンスアンプ及び出力回路などを構成するIGFETに
は、5V程度の電圧しか印加されない。したがって、高耐
圧構造は必要とされないが、アクセスタイムの短縮化を
図るために高速動作が可能な構造でなければならない。
上記要請に対しては、特開昭59-84571号公報に、高速
用IGFETをそのゲート絶縁膜が薄く、ゲート長の短い構
造にする一方、高耐圧用IGFETをそのゲート絶縁膜が厚
く、ゲート長の長い構造にすることが提案されている。
用IGFETをそのゲート絶縁膜が薄く、ゲート長の短い構
造にする一方、高耐圧用IGFETをそのゲート絶縁膜が厚
く、ゲート長の長い構造にすることが提案されている。
本発明者は、上記技術において、夫々のIGFETに、所
謂LDD（ライトリー・ドープト・ドレイン）構造、即
ち、ドレイン空乏層中の電界強度を緩和するためにドレ
イン領域に不純物の低濃度拡散領域を形成してこの低濃
度拡散領域内で空乏層をドレイン領域側に延ばして耐圧
を向上させるという構造を適用することを考えた。
謂LDD（ライトリー・ドープト・ドレイン）構造、即
ち、ドレイン空乏層中の電界強度を緩和するためにドレ
イン領域に不純物の低濃度拡散領域を形成してこの低濃
度拡散領域内で空乏層をドレイン領域側に延ばして耐圧
を向上させるという構造を適用することを考えた。
しかしながら、本発明者が更に検討した結果、IGFET
が例えばそのゲート長が２μ以下で微細化されたあ場合
には、比較的高い書き込み電圧を受けるIGFETに対して
は上記LDD構造を採用してもその耐圧が不充分であるこ
とがわかった。
が例えばそのゲート長が２μ以下で微細化されたあ場合
には、比較的高い書き込み電圧を受けるIGFETに対して
は上記LDD構造を採用してもその耐圧が不充分であるこ
とがわかった。
本発明は上記事情に鑑みてなされたもので、その目的
とするところは、同一の半導体基板上に高速用IGFETと
共に設けられている高耐圧用IGFETの耐圧を向上させる
ことができる半導体集積回路装置及びその製造方法を提
供することにある。
とするところは、同一の半導体基板上に高速用IGFETと
共に設けられている高耐圧用IGFETの耐圧を向上させる
ことができる半導体集積回路装置及びその製造方法を提
供することにある。
本発明の上記並びにその他の目的と新規な特徴は、こ
の明細書及び添付図面から明らかになるであろう。
の明細書及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
すなわち、本発明は、共通の半導体基板に、その夫々
が同一導電型チャンネル型であって、ゲート電極にサイ
ドウォールスペーサを有し、夫々のドレイン領域は低濃
度不純物領域と高濃度不純物領域とから成るLDD構造を
有し、かつそのサイドウォールスペーサ下に前記低濃度
不純物領域が位置して成る高耐圧用IGFETと高速用のIGF
ETとが設けられ、前記高耐圧用IGFETの低濃度不純物領
域は前記高速用IGFETの低濃度不純物領域よりもその不
純物濃度が低く設定されていることにより、高耐圧IGFE
Tの耐圧を向上させるものである。
が同一導電型チャンネル型であって、ゲート電極にサイ
ドウォールスペーサを有し、夫々のドレイン領域は低濃
度不純物領域と高濃度不純物領域とから成るLDD構造を
有し、かつそのサイドウォールスペーサ下に前記低濃度
不純物領域が位置して成る高耐圧用IGFETと高速用のIGF
ETとが設けられ、前記高耐圧用IGFETの低濃度不純物領
域は前記高速用IGFETの低濃度不純物領域よりもその不
純物濃度が低く設定されていることにより、高耐圧IGFE
Tの耐圧を向上させるものである。
第１図は本発明の半導体集積回路装置をEPROMに適用
した一実施例を示す断面図であり、同図にはFAMOS（フ
ローティングゲート・アバランシェインジェクション・
絶縁ゲート電界効果トランジスタ）から成る記憶素子Q1
並びに高耐圧用IGFETQ2及び高速用IGFETQ3を代表として
示す。
した一実施例を示す断面図であり、同図にはFAMOS（フ
ローティングゲート・アバランシェインジェクション・
絶縁ゲート電界効果トランジスタ）から成る記憶素子Q1
並びに高耐圧用IGFETQ2及び高速用IGFETQ3を代表として
示す。
素子Q1,Q2,Q3はP-型シリコン基板１上に夫々構成さ
れ、２はフィールド絶縁膜（素子分離領域）３以外の基
板表面に形成されたSiO2膜で、主として素子Q1,Q2,Q3の
ゲート絶縁膜を構成する。例えば、記憶素子Q1及び高耐
圧用IGFETQ2のゲート絶縁膜の膜厚は350Åで、高速用IG
FETQ3の膜厚は250Åである。
れ、２はフィールド絶縁膜（素子分離領域）３以外の基
板表面に形成されたSiO2膜で、主として素子Q1,Q2,Q3の
ゲート絶縁膜を構成する。例えば、記憶素子Q1及び高耐
圧用IGFETQ2のゲート絶縁膜の膜厚は350Åで、高速用IG
FETQ3の膜厚は250Åである。
５はSiO2膜２上の所定の領域に設けたポリシリコン層
であり、記憶素子Q1においてフローティングゲート電極
を構成し、高耐圧用IGFETQ2においてはゲート電極を構
成する。
であり、記憶素子Q1においてフローティングゲート電極
を構成し、高耐圧用IGFETQ2においてはゲート電極を構
成する。
６はポリシリコン層上に低抵抗導電性材料であるタン
グステンシリサイド層を積層して成るポリサイド層であ
り、高速用IGFETQ3のゲート電極を構成すると共に、記
憶素子Q1のコントロールゲート電極を構成する。尚、ポ
リサイド層には他のシリサイドを用いることもでき、ま
た、ポリサイド層をポリシリコン層におきかえることも
可能である。
グステンシリサイド層を積層して成るポリサイド層であ
り、高速用IGFETQ3のゲート電極を構成すると共に、記
憶素子Q1のコントロールゲート電極を構成する。尚、ポ
リサイド層には他のシリサイドを用いることもでき、ま
た、ポリサイド層をポリシリコン層におきかえることも
可能である。
記憶素子Q1のソース・ドレイン領域には、Ｎ型不純物
例えばヒソが１×1016個／cm2のドーズ量で打ち込みさ
れ深さ0.25μ程度に引き伸ばし拡散された高不純物濃度
領域７と、Ｎ型不純物例えばヒソが１×1015個／cm2の
ドーズ量で打ち込みされ深さ0.1μ程度に引き伸ばし拡
散された低不純物濃度領域８とから成り、LDD構造のソ
ース・ドレインを成す。
例えばヒソが１×1016個／cm2のドーズ量で打ち込みさ
れ深さ0.25μ程度に引き伸ばし拡散された高不純物濃度
領域７と、Ｎ型不純物例えばヒソが１×1015個／cm2の
ドーズ量で打ち込みされ深さ0.1μ程度に引き伸ばし拡
散された低不純物濃度領域８とから成り、LDD構造のソ
ース・ドレインを成す。
高速用IGFETQ3のソース・ドレイン領域は、上記とほ
ぼ同様に、Ｎ型不純物例えばヒソが１×1016個／cm2の
ドーズ量で打ち込みされ深さ0.25μ程度に引き伸ばし拡
散された高不純物濃度領域９と、Ｎ型不純物例えばリン
が１×1013個／cm2のドーズ量で打ち込みされ深さ0.2μ
程度に引き伸ばし拡散された低不純物濃度領域10とから
成り、LDD構造のソース・ドレインが構成されている。
ぼ同様に、Ｎ型不純物例えばヒソが１×1016個／cm2の
ドーズ量で打ち込みされ深さ0.25μ程度に引き伸ばし拡
散された高不純物濃度領域９と、Ｎ型不純物例えばリン
が１×1013個／cm2のドーズ量で打ち込みされ深さ0.2μ
程度に引き伸ばし拡散された低不純物濃度領域10とから
成り、LDD構造のソース・ドレインが構成されている。
一方、高耐圧用IGFETQ2のソース・ドレイン領域は、
Ｎ型不純物例えばヒソが１×1016個／cm2のドーズ量で
打ち込みされ深さ0.25μ程度に引き伸ばし拡散された高
不純物濃度領域11と、Ｎ型不純物例えばリンが１×1013
個／cm2のドーズ量で打ち込みされ上記不純物濃度領域1
0（及び８）よりも深い深さ0.3〜0.4μ程度に引き伸ば
し拡散された低不純物濃度領域12とから成る。すなわ
ち、高耐圧用IGFETQ2のソース・ドレイン領域は、低不
純物濃度領域12が高不純物濃度領域11を被う２重拡散構
造のソース・ドレインを成す。
Ｎ型不純物例えばヒソが１×1016個／cm2のドーズ量で
打ち込みされ深さ0.25μ程度に引き伸ばし拡散された高
不純物濃度領域11と、Ｎ型不純物例えばリンが１×1013
個／cm2のドーズ量で打ち込みされ上記不純物濃度領域1
0（及び８）よりも深い深さ0.3〜0.4μ程度に引き伸ば
し拡散された低不純物濃度領域12とから成る。すなわ
ち、高耐圧用IGFETQ2のソース・ドレイン領域は、低不
純物濃度領域12が高不純物濃度領域11を被う２重拡散構
造のソース・ドレインを成す。
13はPSG（リンシリケートガラス）膜４に形成された
コンタクトホールを通して、所定のソース・ドレイン領
域に接続されたアルミニウム導電層であり、このアルミ
ニウム導電層13及びPSG膜４の上には最終保護膜として
のパッシベイション膜（SiO2膜又はSiN膜から成る）14
が形成されている。
コンタクトホールを通して、所定のソース・ドレイン領
域に接続されたアルミニウム導電層であり、このアルミ
ニウム導電層13及びPSG膜４の上には最終保護膜として
のパッシベイション膜（SiO2膜又はSiN膜から成る）14
が形成されている。
以上のように構成した高速用IGFETQ3は、EPROMにおい
て専ら5V程度の電圧で動作する回路例えばセンスアンプ
及び出力回路などに適用される。IGFETQ3は、LDD構造の
採用によってある程度の耐圧の向上が図られているう
え、低不純物濃度領域10がソース・ドレイン領域９より
も浅いためにショートチャンネル効果が小さく、また、
高速動作が可能であり、アクセスタイムの短縮化に寄与
することができる。
て専ら5V程度の電圧で動作する回路例えばセンスアンプ
及び出力回路などに適用される。IGFETQ3は、LDD構造の
採用によってある程度の耐圧の向上が図られているう
え、低不純物濃度領域10がソース・ドレイン領域９より
も浅いためにショートチャンネル効果が小さく、また、
高速動作が可能であり、アクセスタイムの短縮化に寄与
することができる。
更に、高耐圧用IGFETQ2は、記憶素子Q1のコントロー
ルゲート電極及び／又はドレイン領域に印加される10V
乃至12.5Vの書き込み電圧を受けるカラムスイッチやデ
コーダ回路などに適用されるものである。高耐圧用IGFE
TQ2を構成する低不純物濃度領域12は上記高速用IGFETQ3
を構成する低不純物濃度領域10よりも深く（本実施例の
場合には更に高不純物濃度領域11よりも深く）引き伸ば
し形成されている。この低不純物濃度領域12は抵抗値が
ほとんど変わることなく不純物の実効濃度が下げられる
結果、他に影響を及ぼすことなくドレイン近傍の電界集
中を緩和して、耐圧を向上させることができる。
ルゲート電極及び／又はドレイン領域に印加される10V
乃至12.5Vの書き込み電圧を受けるカラムスイッチやデ
コーダ回路などに適用されるものである。高耐圧用IGFE
TQ2を構成する低不純物濃度領域12は上記高速用IGFETQ3
を構成する低不純物濃度領域10よりも深く（本実施例の
場合には更に高不純物濃度領域11よりも深く）引き伸ば
し形成されている。この低不純物濃度領域12は抵抗値が
ほとんど変わることなく不純物の実効濃度が下げられる
結果、他に影響を及ぼすことなくドレイン近傍の電界集
中を緩和して、耐圧を向上させることができる。
次に上記EPROMの製造方法を第１図に示す素子を中心
にして説明する。
にして説明する。
先ず、第2A図に示すようにＰ型シリコン基板１上にSi
O2から成るフィールド絶縁膜（素子分離領域）３を所定
パターンに形成すると共に、それ以外の領域に熱酸化に
よって350Åの薄いゲート絶縁膜2Aを形成する。この素
子分離領域３によって、記憶素子Q1形成領域Ａ、高耐圧
用IGFETQ2形成領域Ｂ、高速用IGFETQ3形成領域Ｃが夫々
規定される。しかる後、基板上全面に科学的気相成長法
（CVD）で不純物例えばリンをドーズした低抵抗のポリ
シリコン層５を成長させるか、または、ポリシリコン層
５を清澄させた後、リン処理を行い低抵抗化する。
O2から成るフィールド絶縁膜（素子分離領域）３を所定
パターンに形成すると共に、それ以外の領域に熱酸化に
よって350Åの薄いゲート絶縁膜2Aを形成する。この素
子分離領域３によって、記憶素子Q1形成領域Ａ、高耐圧
用IGFETQ2形成領域Ｂ、高速用IGFETQ3形成領域Ｃが夫々
規定される。しかる後、基板上全面に科学的気相成長法
（CVD）で不純物例えばリンをドーズした低抵抗のポリ
シリコン層５を成長させるか、または、ポリシリコン層
５を清澄させた後、リン処理を行い低抵抗化する。
次いで、第2B図のように、ポリシリコン層５をエッチ
ングでパターニングし、素子形成領域Ａのゲート絶縁膜
2A上にフローティングゲート電極形成のための部分を形
成し、また、素子形成領域Ｂのゲート絶縁膜2A上にゲー
ト電極を形成する。そして、新たに形成した素子形成領
域Ａ及びＣを被うホトレジスト16をマスクにして不純物
例えばリンのイオンビーム17を50KeVのエネルギー、１
×1013個／cm2のドーズ量で照射し、SiO2膜2Aを通して
素子形成領域Ｂに低濃度のリンをイオン打ち込みする。
ングでパターニングし、素子形成領域Ａのゲート絶縁膜
2A上にフローティングゲート電極形成のための部分を形
成し、また、素子形成領域Ｂのゲート絶縁膜2A上にゲー
ト電極を形成する。そして、新たに形成した素子形成領
域Ａ及びＣを被うホトレジスト16をマスクにして不純物
例えばリンのイオンビーム17を50KeVのエネルギー、１
×1013個／cm2のドーズ量で照射し、SiO2膜2Aを通して
素子形成領域Ｂに低濃度のリンをイオン打ち込みする。
次いで、第2C図のようにポリシリコン層５をマスクと
してSiO2のエッチングを行い、素子形成領域Ｂ及びＣの
ゲート絶縁膜２を除去する。
してSiO2のエッチングを行い、素子形成領域Ｂ及びＣの
ゲート絶縁膜２を除去する。
次に第2D図のように、1000〜1100℃の温度で熱酸化に
よって、素子形成領域Ａ及びＢのポリシリコン層5A,5B
の表面には膜厚350ÅのSiO2膜2Bを成長させると共に、
半導体基板表面特に素子形成領域Ｃの表面には膜厚250
ÅのSiO2膜2Bを成長させる。また、この熱酸化によっ
て、素子形成領域にイオン打ち込みされている低濃度の
リンを引き伸ばして高耐圧用IGFETQ2の低不純物濃度領
域12を形成する。
よって、素子形成領域Ａ及びＢのポリシリコン層5A,5B
の表面には膜厚350ÅのSiO2膜2Bを成長させると共に、
半導体基板表面特に素子形成領域Ｃの表面には膜厚250
ÅのSiO2膜2Bを成長させる。また、この熱酸化によっ
て、素子形成領域にイオン打ち込みされている低濃度の
リンを引き伸ばして高耐圧用IGFETQ2の低不純物濃度領
域12を形成する。
なお、この領域12の形成は、酸化膜2A,2Bまで形成後
に、第2B図に示したイオン打ち込みを行い、これを熱処
理（アニール）して形成してもよい。
に、第2B図に示したイオン打ち込みを行い、これを熱処
理（アニール）して形成してもよい。
次いで、基板上全面にポリシリコン５の形成と同様に
形成した低抵抗のポリシリコン層及びタングステンシリ
サイドを順に積層してポリサイド層６を成長する。な
お、第2E図においては、ポリサイド層６を単層で示して
ある。次に、第2E図のように、ホトレジスト18をマスク
としてポリサイド層６をエッチングでパターニングし、
素子形成領域Ｃのゲート絶縁膜2B上にゲート電極を形成
する。
形成した低抵抗のポリシリコン層及びタングステンシリ
サイドを順に積層してポリサイド層６を成長する。な
お、第2E図においては、ポリサイド層６を単層で示して
ある。次に、第2E図のように、ホトレジスト18をマスク
としてポリサイド層６をエッチングでパターニングし、
素子形成領域Ｃのゲート絶縁膜2B上にゲート電極を形成
する。
そして、今度は、第2F図のように、ホトレジスト19を
マスクとして素子形成領域Ａ内のポリサイド層６をエッ
チングでパターニングし、素子形成領域Ａのゲート絶縁
膜２上にコントロールゲート電極を形成する。さらに引
き続きフローティングゲート電極となるべきポリシリコ
ン層をエッチングしてねフローティングゲート電極を形
成し、素子形成領域Ａの両ゲート電極5A,6Aに対し最終
的な成形を行う。
マスクとして素子形成領域Ａ内のポリサイド層６をエッ
チングでパターニングし、素子形成領域Ａのゲート絶縁
膜２上にコントロールゲート電極を形成する。さらに引
き続きフローティングゲート電極となるべきポリシリコ
ン層をエッチングしてねフローティングゲート電極を形
成し、素子形成領域Ａの両ゲート電極5A,6Aに対し最終
的な成形を行う。
次いで、素子形成領域Ａ及びＢを被ったホトレジスト
20をマスクして不純物例えばリンのイオンビーム21を50
KeVのエネルギー、１×1013個／cm2のドーズ量で照射
し、SiO2膜2Bを通じて素子形成領域Ｃに低濃度のリンを
イオン打ち込みする。このようにしてイオン打ち込みさ
れたリンは高速用IGFETQ3の低不純物濃度領域９を形成
するためのものである。
20をマスクして不純物例えばリンのイオンビーム21を50
KeVのエネルギー、１×1013個／cm2のドーズ量で照射
し、SiO2膜2Bを通じて素子形成領域Ｃに低濃度のリンを
イオン打ち込みする。このようにしてイオン打ち込みさ
れたリンは高速用IGFETQ3の低不純物濃度領域９を形成
するためのものである。
次いで、素子形成領域Ｂ及びＣを被ったホトレジスト
22をマスクとして不純物例えばヒソのイオンビーム23を
80KeVのエネルギー、１×1015個／cm2のドーズ量で照射
し、SiO2膜2Aを通して素子形成領域Ａにヒソをイオン打
ち込みする。
22をマスクとして不純物例えばヒソのイオンビーム23を
80KeVのエネルギー、１×1015個／cm2のドーズ量で照射
し、SiO2膜2Aを通して素子形成領域Ａにヒソをイオン打
ち込みする。
このように、IGFETQ1とQ2のソース・ドレイン領域の
低不純物濃度領域（8,10）の濃度を別に設定することに
より、夫々最適化することができる。つまり、記憶素子
Q1の領域８の濃度を比較的高くすることで、書き込み時
にフローティングゲート5Aへの電荷の注入効率を高める
ことができる。一方、IGFETQ3の領域10の濃度は、ホッ
トキャリアの発生を抑え、gmの低下を少なくするよう
に、設定できる。
低不純物濃度領域（8,10）の濃度を別に設定することに
より、夫々最適化することができる。つまり、記憶素子
Q1の領域８の濃度を比較的高くすることで、書き込み時
にフローティングゲート5Aへの電荷の注入効率を高める
ことができる。一方、IGFETQ3の領域10の濃度は、ホッ
トキャリアの発生を抑え、gmの低下を少なくするよう
に、設定できる。
なお、第2H図に示したイオン打ち込みを、第2F図にお
いてホトレジスト膜19を残した状態で行ってもよい。
いてホトレジスト膜19を残した状態で行ってもよい。
次いで、第2I図のように基板上全面に化学的気相成長
法でSiO2膜24を4000Å成長させたうえで、これえをRIE
（リアクティブ・イオン・エッチング）法でドライエッ
チングする。これにより、第2J図に示すように夫々のゲ
ート電極5A,5B,6A,6Bの両側にサイドウォールスペーサ2
5を形成する。更に、軽く熱処理することによって、素
子形成領域Ａにイオン打ち込みされているリンと、素子
形成領域Ｃにイオン打ち込みされているリンとを引き伸
ばし拡散して、低不純物濃度領域8,10を夫々形成する。
この熱処理によって、各ゲート電極5A,5B及び6A,6BのRI
Eにより露出した表面に、薄い熱酸化膜が形成される。
また、この熱処理によって、高耐圧用IGFETQ2の領域12
の領域12も多少引き伸ばされる。
法でSiO2膜24を4000Å成長させたうえで、これえをRIE
（リアクティブ・イオン・エッチング）法でドライエッ
チングする。これにより、第2J図に示すように夫々のゲ
ート電極5A,5B,6A,6Bの両側にサイドウォールスペーサ2
5を形成する。更に、軽く熱処理することによって、素
子形成領域Ａにイオン打ち込みされているリンと、素子
形成領域Ｃにイオン打ち込みされているリンとを引き伸
ばし拡散して、低不純物濃度領域8,10を夫々形成する。
この熱処理によって、各ゲート電極5A,5B及び6A,6BのRI
Eにより露出した表面に、薄い熱酸化膜が形成される。
また、この熱処理によって、高耐圧用IGFETQ2の領域12
の領域12も多少引き伸ばされる。
そしてひき続き、ゲート電極5A,5B,6A,6Bと上記サイ
ドウォールスペーサ25をマスクとしてセルフアライン法
によりヒソを80KeVのエネルギー、１×1016個／cm2の量
でイオン打ち込みして、第2K図に示す如く高不純物濃度
のN+型半導体領域7,9,11を夫々形成する。このようにし
てソース・ドレイン領域が形成されると、素子形成領域
Ａ及びＣは、低濃度領域8,10が比較的浅いためLDD構造
となる。素子形成領域Ｂについては、低濃度領域９が比
較的深く引き伸ばし拡散されているから、この低濃度領
域９が高濃度領域11を被って充分に伸びた２重拡散構造
をなす。
ドウォールスペーサ25をマスクとしてセルフアライン法
によりヒソを80KeVのエネルギー、１×1016個／cm2の量
でイオン打ち込みして、第2K図に示す如く高不純物濃度
のN+型半導体領域7,9,11を夫々形成する。このようにし
てソース・ドレイン領域が形成されると、素子形成領域
Ａ及びＣは、低濃度領域8,10が比較的浅いためLDD構造
となる。素子形成領域Ｂについては、低濃度領域９が比
較的深く引き伸ばし拡散されているから、この低濃度領
域９が高濃度領域11を被って充分に伸びた２重拡散構造
をなす。
次いで、全体にPSG膜４を被着した後、所定のアルミ
ニウム導電層13を設け、最後にそれらの上にパッシベイ
ション膜14を形成する。
ニウム導電層13を設け、最後にそれらの上にパッシベイ
ション膜14を形成する。
以上のプロセスによって、上記記憶素子Q1並びに高耐
圧用IGFETQ2及び高速用IGFETQ3が製造される。
圧用IGFETQ2及び高速用IGFETQ3が製造される。
以上説明した製造方法に依れば、高速用IGFETQ3形成
用に低濃度のリンをイオン打ち込みする工程（第2G図）
の前に、高耐圧用IGFETQ2用に低濃度のリンをイオン打
ち込みする工程（第2B図）及びそのアニールを行う。し
たがって、高速用IGFETQ3用にイオン打ち込みされた低
濃度のリンが、高耐圧用IGFETQ2用にイオン打ち込みさ
れた低濃度のリンに対して行われる活性化のための熱処
理を受けない。また、高耐圧用IGFETQ2の低濃度領域12
を高速用IGFETQ3の低濃度領域10よりも深く形成するこ
とができる。
用に低濃度のリンをイオン打ち込みする工程（第2G図）
の前に、高耐圧用IGFETQ2用に低濃度のリンをイオン打
ち込みする工程（第2B図）及びそのアニールを行う。し
たがって、高速用IGFETQ3用にイオン打ち込みされた低
濃度のリンが、高耐圧用IGFETQ2用にイオン打ち込みさ
れた低濃度のリンに対して行われる活性化のための熱処
理を受けない。また、高耐圧用IGFETQ2の低濃度領域12
を高速用IGFETQ3の低濃度領域10よりも深く形成するこ
とができる。
更に、本製造方法の場合、高耐圧用IGFETQ2用に低濃
度のリンをイオン打ち込みする工程（第2B図）の後に第
2D図で説明したように全面を熱酸化してSiO2膜２を成長
させる工程が入っているから、イオン打ち込みされた低
濃度のリンをこの熱酸化によって引き伸ばすことがで
き、その結果、上記イオンの引き伸ばし拡散だけのため
に行なう熱処理工程が省略され、製造工程の簡素化を図
ることができる。
度のリンをイオン打ち込みする工程（第2B図）の後に第
2D図で説明したように全面を熱酸化してSiO2膜２を成長
させる工程が入っているから、イオン打ち込みされた低
濃度のリンをこの熱酸化によって引き伸ばすことがで
き、その結果、上記イオンの引き伸ばし拡散だけのため
に行なう熱処理工程が省略され、製造工程の簡素化を図
ることができる。
以上発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は、上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
体的に説明したが、本発明は、上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
例えば、上記実施例では高速用IGFET及び高耐圧用IGF
ET用の低濃度領域を構成する不純物としてリンを採用し
たが、装置の導電型やその他の部位にイオン打ち込みす
る不純物との関係で他の不純物を採用することもでき
る。
ET用の低濃度領域を構成する不純物としてリンを採用し
たが、装置の導電型やその他の部位にイオン打ち込みす
る不純物との関係で他の不純物を採用することもでき
る。
また、上記製造方法の実施例では第2D図に示す熱酸化
によるゲート絶縁膜の成長工程の前に高耐圧用IGFETQ2
用の低濃度のリンをイオン打ち込みする工程を行って、
イオン引き伸ばしの為だけの熱処理工程を省略するよう
にしたが、要は、高速用IGFET用に低濃度の不純物をイ
オン打ち込みする工程の前に、高耐圧用IGFET用に低濃
度の不純物をイオン打ち込みする工程及び熱処理工程を
行えばよい。例えば、全てのゲート電極のパターニング
を行った後に高耐圧用IGFET用に低濃度の不純物をイオ
ン打ち込みすることもでき、このときには、上記不純物
の引き伸ばしの為の熱処理工程を追加すればよい。
によるゲート絶縁膜の成長工程の前に高耐圧用IGFETQ2
用の低濃度のリンをイオン打ち込みする工程を行って、
イオン引き伸ばしの為だけの熱処理工程を省略するよう
にしたが、要は、高速用IGFET用に低濃度の不純物をイ
オン打ち込みする工程の前に、高耐圧用IGFET用に低濃
度の不純物をイオン打ち込みする工程及び熱処理工程を
行えばよい。例えば、全てのゲート電極のパターニング
を行った後に高耐圧用IGFET用に低濃度の不純物をイオ
ン打ち込みすることもでき、このときには、上記不純物
の引き伸ばしの為の熱処理工程を追加すればよい。
さらに、高耐圧用IGFETの半導体領域、特にドレイン
領域の高濃度領域はゲート電極及びサイドウォールスペ
ーサに対してオフセットに（離れて）形成されていても
よい。この場合、高濃度領域形成のためのイオン打ち込
み時、ホトレジスト膜のマスクを用いればよい。
領域の高濃度領域はゲート電極及びサイドウォールスペ
ーサに対してオフセットに（離れて）形成されていても
よい。この場合、高濃度領域形成のためのイオン打ち込
み時、ホトレジスト膜のマスクを用いればよい。
なお、実施例では、ＮチャンネルIGFETについて説明
したが、ＰチャンネルIGFET、及び、ＮチャンネルとＰ
チャンネルIGFETを含む半導体集積回路であってもよ
い。
したが、ＰチャンネルIGFET、及び、ＮチャンネルとＰ
チャンネルIGFETを含む半導体集積回路であってもよ
い。
以上説明したことから明らかな如く、本願において開
示された発明は、以下に述べる効果を得るものである。
示された発明は、以下に述べる効果を得るものである。
（１） 高耐圧用IGFETの低濃度領域が高速用IGFETの低
濃度領域よりも深く形成されているから、この高耐圧用
IGFETの低濃度領域は抵抗値がほとんど変わることなく
不純物の実効濃度が下げられ、その結果、構造を複雑化
することなく且つ他に影響を及ぼすことなく高耐圧用IG
FETの耐圧を向上させることができる。
濃度領域よりも深く形成されているから、この高耐圧用
IGFETの低濃度領域は抵抗値がほとんど変わることなく
不純物の実効濃度が下げられ、その結果、構造を複雑化
することなく且つ他に影響を及ぼすことなく高耐圧用IG
FETの耐圧を向上させることができる。
（２） 夫々のドレイン領域に不純物の低濃度領域を有
する高耐圧用IGFETと高速用IGFETとが共通の半導体基板
に設けられた半導体集積回路装置を得るにあたり、高速
用IGFET用に不純物をイオン打ち込みする工程の前に、
高耐圧用IGFET用に不純物イオンを打ち込みし熱処理す
る工程を行うから、高速用IGFET用にイオン打ち込みさ
れた不純物が、高耐圧用IGFET用にイオン打ち込みされ
た不純物に対して行われる熱処理の影響を受けず、高耐
圧用IGFETの低濃度領域を高速用IGFETの低濃度領域より
も深く形成することができる。
する高耐圧用IGFETと高速用IGFETとが共通の半導体基板
に設けられた半導体集積回路装置を得るにあたり、高速
用IGFET用に不純物をイオン打ち込みする工程の前に、
高耐圧用IGFET用に不純物イオンを打ち込みし熱処理す
る工程を行うから、高速用IGFET用にイオン打ち込みさ
れた不純物が、高耐圧用IGFET用にイオン打ち込みされ
た不純物に対して行われる熱処理の影響を受けず、高耐
圧用IGFETの低濃度領域を高速用IGFETの低濃度領域より
も深く形成することができる。
以上の説明では主として本願発明者によってなされた
発明をその背景となった技術分野であるEPROMに適用し
た場合について説明したが、SRAM（スタティック・ラン
ダム・アクセス・メモリ）やDRAM（ダイナミック・ラン
ダム・アクセス・メモリ）などの半導体記憶装置はもち
論MIS型半導体集積回路装置であれば、広く適用可能で
ある。
発明をその背景となった技術分野であるEPROMに適用し
た場合について説明したが、SRAM（スタティック・ラン
ダム・アクセス・メモリ）やDRAM（ダイナミック・ラン
ダム・アクセス・メモリ）などの半導体記憶装置はもち
論MIS型半導体集積回路装置であれば、広く適用可能で
ある。
第１図は本発明の半導体集積回路装置をFPROMに適用し
た一実施例を示す断面図、 第２図Ａ図〜第2K図は第１図に示す半導体集積回路装置
の製造方法の一実施例を説明するための各製造工程にお
ける断面図である。 Q2……高耐圧用IGFET、Q3……高速用IGFET、９……ソー
ス・ドレイン領域、10……低濃度拡散領域、11……ソー
ス・ドレイン領域、12……低濃度拡散領域。
た一実施例を示す断面図、 第２図Ａ図〜第2K図は第１図に示す半導体集積回路装置
の製造方法の一実施例を説明するための各製造工程にお
ける断面図である。 Q2……高耐圧用IGFET、Q3……高速用IGFET、９……ソー
ス・ドレイン領域、10……低濃度拡散領域、11……ソー
ス・ドレイン領域、12……低濃度拡散領域。
Claims (1)
- 【請求項１】共通の半導体基体に、その夫々が同一導電
型チャンネル型であって、ゲート電極にサイドウォール
スペーサを有し、夫々のドレイン領域は低濃度不純物領
域と高濃度不純物領域とから成るLDD構造を有し、かつ
そのサイドウォールスペーサ下に前記低濃度不純物領域
が位置して成る高耐圧用IGFETと高速用のIGFETとが設け
られ、前記高耐圧用IGFETの低濃度不純物領域は前記高
速用IGFETの低濃度不純物領域よりもその不純物濃度が
低く設定されていることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228647A JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228647A JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289352A JPS6289352A (ja) | 1987-04-23 |
| JPH0828425B2 true JPH0828425B2 (ja) | 1996-03-21 |
Family
ID=16879611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228647A Expired - Fee Related JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828425B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH07120756B2 (ja) * | 1988-01-26 | 1995-12-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2705106B2 (ja) * | 1988-05-25 | 1998-01-26 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
-
1985
- 1985-10-16 JP JP60228647A patent/JPH0828425B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6289352A (ja) | 1987-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |