JPS6289352A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6289352A JPS6289352A JP60228647A JP22864785A JPS6289352A JP S6289352 A JPS6289352 A JP S6289352A JP 60228647 A JP60228647 A JP 60228647A JP 22864785 A JP22864785 A JP 22864785A JP S6289352 A JPS6289352 A JP S6289352A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路装置及びその製造方法に係り、
例えば、ＥＰＲＯＭ （エレクトリカル・プログラマブ
ル・リード・オンリー・メモリ）装置及びその製造方法
に適用して有効な技術に関するものである。
例えば、ＥＰＲＯＭ （エレクトリカル・プログラマブ
ル・リード・オンリー・メモリ）装置及びその製造方法
に適用して有効な技術に関するものである。
ＥＰＲＯＭなどの半導体集積回路装置は、多数のメモリ
セルを複数のワード線及びデータ線を用いてマトリック
ス状に接続し、これらワード線及びデータ線の夫々１本
を選択することによって所定のメモリセルを作動させも
のである。
セルを複数のワード線及びデータ線を用いてマトリック
ス状に接続し、これらワード線及びデータ線の夫々１本
を選択することによって所定のメモリセルを作動させも
のである。
ところで、メモリセルにデータを記憶する場合には、メ
モリセルのコントロールゲート電極及び／又はドレイン
領域にＩＯＶ乃至１２．５Ｖといった比較的高電圧の書
き込み電圧を印加しなければならない。このため、この
書き込み電圧を受けるＴ Ｇ Ｆ Ｅ Ｔ（絶縁ゲート
型電界効果トランジスタ）例えばデータ線やワード線の
選択のためのスイッチ用Ｔ Ｇ Ｆ Ｅ Ｔは、高耐圧
構造を採らなければならない。
モリセルのコントロールゲート電極及び／又はドレイン
領域にＩＯＶ乃至１２．５Ｖといった比較的高電圧の書
き込み電圧を印加しなければならない。このため、この
書き込み電圧を受けるＴ Ｇ Ｆ Ｅ Ｔ（絶縁ゲート
型電界効果トランジスタ）例えばデータ線やワード線の
選択のためのスイッチ用Ｔ Ｇ Ｆ Ｅ Ｔは、高耐圧
構造を採らなければならない。
これに対し、例えば、専らデータの読み出しに用いられ
るセンスアンプ及び出力回路などを構成するＴ Ｇ Ｆ
Ｅ Ｔには、５Ｖ程度の電圧しか印加されない。した
がって、高耐圧構造は必要とされないが、アクセスタイ
ムの短縮化を図るために高速動作が可能な構造でなけれ
ばならない。
るセンスアンプ及び出力回路などを構成するＴ Ｇ Ｆ
Ｅ Ｔには、５Ｖ程度の電圧しか印加されない。した
がって、高耐圧構造は必要とされないが、アクセスタイ
ムの短縮化を図るために高速動作が可能な構造でなけれ
ばならない。
上記要請に対しては、特開昭５９−８４５７１号公報に
、高速用Ｔ ＯＦ Ｔ’： Ｔをそのゲート絶縁膜が薄
く、ゲート長の短い構造にする一方、高耐圧用Ｔ Ｇ
Ｆ Ｅ Ｔをそのゲート絶縁膜が厚く、ゲート長の長い
構造にすることが提案されている。
、高速用Ｔ ＯＦ Ｔ’： Ｔをそのゲート絶縁膜が薄
く、ゲート長の短い構造にする一方、高耐圧用Ｔ Ｇ
Ｆ Ｅ Ｔをそのゲート絶縁膜が厚く、ゲート長の長い
構造にすることが提案されている。
本発明者は、１−記技術において、夫々のＪ Ｃｘ Ｆ
ＥＴに、所謂Ｔ、ｒ）ｒ）（ライｌ−リー・ドープト・
ドレイン）構造、即ち、ドレイン空乏層中の電界強度を
緩和するためにトレイン領域に不純物の低濃度拡散領域
を形成してこの低濃度拡散領域内で空乏層をドレイン領
域側に伸ばして耐圧を向上させるという構造を適用する
ことを考えた。
ＥＴに、所謂Ｔ、ｒ）ｒ）（ライｌ−リー・ドープト・
ドレイン）構造、即ち、ドレイン空乏層中の電界強度を
緩和するためにトレイン領域に不純物の低濃度拡散領域
を形成してこの低濃度拡散領域内で空乏層をドレイン領
域側に伸ばして耐圧を向上させるという構造を適用する
ことを考えた。
しかしながら、本発明者が更に検討した結果、１Ｇ Ｆ
Ｅ Ｔが例えばそのゲート長が２μ以下で微細化された
あ場合には、比較的高い書き込み電圧を受けるＴ Ｇ
Ｆ Ｅ ’１”に対しては」―記憶 Ｄ Ｄ構造を採用
してもその耐圧が不充分であることがわかった。
Ｅ Ｔが例えばそのゲート長が２μ以下で微細化された
あ場合には、比較的高い書き込み電圧を受けるＴ Ｇ
Ｆ Ｅ ’１”に対しては」―記憶 Ｄ Ｄ構造を採用
してもその耐圧が不充分であることがわかった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、同一の半導体基板上に高速用ＩＧＦＥＴ
と共に設けられている高耐圧用■Ｇ Ｆ Ｅ Ｔの耐圧
を向−１ニさせることができる半導体集積回路装置及び
その製造方法を提供することにある。
するところは、同一の半導体基板上に高速用ＩＧＦＥＴ
と共に設けられている高耐圧用■Ｇ Ｆ Ｅ Ｔの耐圧
を向−１ニさせることができる半導体集積回路装置及び
その製造方法を提供することにある。
本発明の一ヒ記並びにその他の目的と新規な特徴は、こ
の明細書及び添付図面から明らかになるであろう。
の明細書及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
夫々のドレイン領域に低不純物濃度領域を有する高耐圧
用Ｔ Ｇ Ｆ Ｅ Ｔと高速用丁Ｇ Ｆ Ｅ Ｔとが共
通の半導体基板に設けられている半導体集積回路装置に
おいて、高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔの低不純物濃度領
域を高速用ｒ Ｇ Ｆ Ｅ Ｔの低不純物濃度領域より
も深く形成することによって、不純物の実効真度を下げ
て、高耐圧用Ｔ Ｇ Ｆ Ｅ ’Ｔ’の耐圧を向−Ｉ−
させるものである。
用Ｔ Ｇ Ｆ Ｅ Ｔと高速用丁Ｇ Ｆ Ｅ Ｔとが共
通の半導体基板に設けられている半導体集積回路装置に
おいて、高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔの低不純物濃度領
域を高速用ｒ Ｇ Ｆ Ｅ Ｔの低不純物濃度領域より
も深く形成することによって、不純物の実効真度を下げ
て、高耐圧用Ｔ Ｇ Ｆ Ｅ ’Ｔ’の耐圧を向−Ｉ−
させるものである。
第１図は本発明の半導体集積回路装置をＥＰＲＯＭに適
用した一実施例を示す断面図であり、同図にはＦＡＭＯ
８（フローティングゲート・アバランシェインジェクシ
ョン・絶縁ゲート電界効果トランジスタ）から成る記憶
素子Ｑ１並びに高耐圧用ＩＧＦＥＴＱ２及び高速用ＩＧ
ＦＥＴＱ３を代表として示す。
用した一実施例を示す断面図であり、同図にはＦＡＭＯ
８（フローティングゲート・アバランシェインジェクシ
ョン・絶縁ゲート電界効果トランジスタ）から成る記憶
素子Ｑ１並びに高耐圧用ＩＧＦＥＴＱ２及び高速用ＩＧ
ＦＥＴＱ３を代表として示す。
素子Ｑｌ、Ｑ２．Ｑ３はＰ−型シリコン基板１−■二に
夫々構成され、２はフィールド絶縁膜（素子分離領域）
３以外の基板表面に形成された５ｊ０２１模で、主とし
て素子Ｑｌ、Ｑ２．Ｑ３のゲート絶縁膜を構成する。例
えば、記憶素子Ｑ１及び高耐圧用ＩＧＦＥＴＱ２のゲー
ト絶縁膜の膜厚は３５０人で、高速用Ｔ Ｇ Ｆ Ｅ
Ｔ Ｑ ３の膜厚は２５０人である。
夫々構成され、２はフィールド絶縁膜（素子分離領域）
３以外の基板表面に形成された５ｊ０２１模で、主とし
て素子Ｑｌ、Ｑ２．Ｑ３のゲート絶縁膜を構成する。例
えば、記憶素子Ｑ１及び高耐圧用ＩＧＦＥＴＱ２のゲー
ト絶縁膜の膜厚は３５０人で、高速用Ｔ Ｇ Ｆ Ｅ
Ｔ Ｑ ３の膜厚は２５０人である。
５はＳ ｉ Ｏ，ｌｌｉ ２−１．の所定の領域に設け
たポリシリコン層であり、記憶素子Ｑ１においてはフロ
ーティングゲート電極を構成し、高耐圧用Ｉ Ｇ ＦＥ
ＴＱ２においてはゲート電極を構成する。
たポリシリコン層であり、記憶素子Ｑ１においてはフロ
ーティングゲート電極を構成し、高耐圧用Ｉ Ｇ ＦＥ
ＴＱ２においてはゲート電極を構成する。
６はポリシリコン層」−に低抵抗導電性材料であるタン
グステンシリサイド層を積層して成るポリサイド層であ
り、高速用Ｔ Ｇ ＦＥ ＴＱ ３のゲート電極を構成
すると共に、記憶素子Ｑ１のコントロールグー１−電極
を構成する。尚、ポリサイド層には他のシリサイドを用
いることもでき、また、ポリサイド層をポリシリコン層
におきかえることも可能である。
グステンシリサイド層を積層して成るポリサイド層であ
り、高速用Ｔ Ｇ ＦＥ ＴＱ ３のゲート電極を構成
すると共に、記憶素子Ｑ１のコントロールグー１−電極
を構成する。尚、ポリサイド層には他のシリサイドを用
いることもでき、また、ポリサイド層をポリシリコン層
におきかえることも可能である。
記憶素子Ｑ１のソース・ドレイン領域には、Ｎ型不純物
例えばヒソがＩ Ｘ １０１６個／ｄのドーズ量で打ち
込みされ深さ０．２５μ程度に引き伸ばし拡散された高
不純物濃度領域７と、Ｎ型不純物例えばヒソがＩ Ｘ
１０１５個／ ａｌのドーズ酸で打ち込みされ深さ０．
１μ程度に引き伸ばし拡散された低不純物濃度領域８と
から成り、■、Ｉ）ｌ”）構造のソース・ドレインを成
す。
例えばヒソがＩ Ｘ １０１６個／ｄのドーズ量で打ち
込みされ深さ０．２５μ程度に引き伸ばし拡散された高
不純物濃度領域７と、Ｎ型不純物例えばヒソがＩ Ｘ
１０１５個／ ａｌのドーズ酸で打ち込みされ深さ０．
１μ程度に引き伸ばし拡散された低不純物濃度領域８と
から成り、■、Ｉ）ｌ”）構造のソース・ドレインを成
す。
高速用Ｔ ＧＦ Ｅ ”ｒ’ Ｑ ：３のソース・ドレ
イン領域は、−１−記とばば同様に、Ｎ型不純物例えば
ヒソがＩＸｌ、Ｏ”個／ｄのドーズ酸で打ち込みされ深
さ０．２５μ程度に引き伸ばし拡散された高不純物濃度
領域９と、Ｎ型不純物例えばリンが１×１０１３個／ｄ
のドーズ酸で打ち込みされ深さ０．２μ程度に引き伸ば
し拡散された低不純物濃度領域１０とから成り、Ｙ、Ｄ
ｒ）［造のソース・ドレインが構成されている。
イン領域は、−１−記とばば同様に、Ｎ型不純物例えば
ヒソがＩＸｌ、Ｏ”個／ｄのドーズ酸で打ち込みされ深
さ０．２５μ程度に引き伸ばし拡散された高不純物濃度
領域９と、Ｎ型不純物例えばリンが１×１０１３個／ｄ
のドーズ酸で打ち込みされ深さ０．２μ程度に引き伸ば
し拡散された低不純物濃度領域１０とから成り、Ｙ、Ｄ
ｒ）［造のソース・ドレインが構成されている。
一方、高耐圧用ｒＧＦＥＴＱ２のソース・ドレイン領域
は、Ｎ型不純物例えばヒソがｌ ｘ ｉ、 Ｑ １．６
個／ｄのドーズ酸で打ち込みされ深さ０．２５μ程度に
引き伸ばし拡散された高不純物濃度領域１］と、Ｎ型不
純物例えばリンがＩ×１０１３個／ｄのドーズ酸で打ち
込みされ上記低不純物濃度領域１０（及び８）よりも深
い深さ０．３〜０．４μ程度に引き伸ばし拡散された低
不純物濃度領域１２とから成る。すなわち、高耐圧用Ｉ
Ｇ Ｆ Ｅ Ｔ Ｑ２のソース・ドレイン領域は、低
不純物濃度領域１２が高不純物濃度領域１１を被う２重
拡散構造のソース・ドレインを成す。
は、Ｎ型不純物例えばヒソがｌ ｘ ｉ、 Ｑ １．６
個／ｄのドーズ酸で打ち込みされ深さ０．２５μ程度に
引き伸ばし拡散された高不純物濃度領域１］と、Ｎ型不
純物例えばリンがＩ×１０１３個／ｄのドーズ酸で打ち
込みされ上記低不純物濃度領域１０（及び８）よりも深
い深さ０．３〜０．４μ程度に引き伸ばし拡散された低
不純物濃度領域１２とから成る。すなわち、高耐圧用Ｉ
Ｇ Ｆ Ｅ Ｔ Ｑ２のソース・ドレイン領域は、低
不純物濃度領域１２が高不純物濃度領域１１を被う２重
拡散構造のソース・ドレインを成す。
１３はｐ ｓ ａ （リンシリケートガラス）膜４に形
成されたコンタクトホールを通して、所定のソース・ド
レイン領域に接続されたアルミニウム導電層であり、こ
のアルミニウム導電層１３及びＰＳ Ｇ ｎ嘆４の上に
は最終保護膜としてのパッシベイション膜（Ｓｉｎ２膜
又はＳｉＮ膜から成る）１４が形成されている。
成されたコンタクトホールを通して、所定のソース・ド
レイン領域に接続されたアルミニウム導電層であり、こ
のアルミニウム導電層１３及びＰＳ Ｇ ｎ嘆４の上に
は最終保護膜としてのパッシベイション膜（Ｓｉｎ２膜
又はＳｉＮ膜から成る）１４が形成されている。
以−１−のように構成した高速用ＩＧＦＥＴＱ３は、Ｅ
ＰＲＯＭにおいて専ら５Ｖ程度の電圧で動作する回路例
えばセンスアンプ及び出力回路などに適用される。Ｔ
ＯＦ Ｔｌ： Ｔ Ｑ ３は、■、Ｄｒ）構造の採用−
７＝ によっである程度の耐圧の向上が図られているうえ、低
不純物濃度領域１０がソース・ドレイン領域９よりも浅
いためにシａ−１−チャンネル効果が小さく、また、高
速動作が可能であり、アクセスタイムの短縮化に寄与す
ることができる。
ＰＲＯＭにおいて専ら５Ｖ程度の電圧で動作する回路例
えばセンスアンプ及び出力回路などに適用される。Ｔ
ＯＦ Ｔｌ： Ｔ Ｑ ３は、■、Ｄｒ）構造の採用−
７＝ によっである程度の耐圧の向上が図られているうえ、低
不純物濃度領域１０がソース・ドレイン領域９よりも浅
いためにシａ−１−チャンネル効果が小さく、また、高
速動作が可能であり、アクセスタイムの短縮化に寄与す
ることができる。
更に、高耐圧用ＩＧＦＥＴＱ２は、記憶素子Ｑ１のコン
トロールゲート電極及び／又はドレイン領域に印加され
る１−ＯＶ乃至１．２，５Ｖの書き込み電圧を受けるカ
ラムスイッチやデコーダ回路などに適用されるものであ
る。高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔａ２を構成する低不純
物濃度領域１２は」二記高速用Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ
３を構成する低不純物濃度領域１０よりも深く （本
実施例の場合には更に高不純物濃度領域１１よりも深く
）引き伸ばし形成されている。この低不純物濃度領域１
２は抵抗値がほとんど変わることなく不純物の実効濃度
が下げられる結果、他に影８１髪及ぼすことなくドレイ
ン近傍の電界集中を緩和して、耐圧を向１−させること
ができる。
トロールゲート電極及び／又はドレイン領域に印加され
る１−ＯＶ乃至１．２，５Ｖの書き込み電圧を受けるカ
ラムスイッチやデコーダ回路などに適用されるものであ
る。高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔａ２を構成する低不純
物濃度領域１２は」二記高速用Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ
３を構成する低不純物濃度領域１０よりも深く （本
実施例の場合には更に高不純物濃度領域１１よりも深く
）引き伸ばし形成されている。この低不純物濃度領域１
２は抵抗値がほとんど変わることなく不純物の実効濃度
が下げられる結果、他に影８１髪及ぼすことなくドレイ
ン近傍の電界集中を緩和して、耐圧を向１−させること
ができる。
次に上記Ｅ Ｐ ＲＯＭの製造方法を第１図に示す＃子
を中心にして説明する。
を中心にして説明する。
先ず、第２Ａ図に示すようにＰ型シリコン基板１１にＳ
ｉ Ｏ２から成るフィールド絶縁膜（素子分離領域）
３を所定パターンに形成すると共に、それ以外の領域に
熱酸化によって３５０人の薄いゲート絶縁膜２Ａを形成
する。この素子分離領域３によって、記憶素子Ｑ１形成
領域Ａ、高耐圧用ＩＧＦＥＴＱ２形成領域Ｂ、高速用Ｉ
ＧＦＥＴＱ３形成領域０が夫々規定される。しかる後、
基板」二全面に化学的気相成長法（ｃｖＤ）で不純物例
えばリンをドーズした低抵抗のポリシリコン層５を成長
させか、または、ポリシリコン層５を清澄させた後、リ
ン処理を行い低抵抗化する。
ｉ Ｏ２から成るフィールド絶縁膜（素子分離領域）
３を所定パターンに形成すると共に、それ以外の領域に
熱酸化によって３５０人の薄いゲート絶縁膜２Ａを形成
する。この素子分離領域３によって、記憶素子Ｑ１形成
領域Ａ、高耐圧用ＩＧＦＥＴＱ２形成領域Ｂ、高速用Ｉ
ＧＦＥＴＱ３形成領域０が夫々規定される。しかる後、
基板」二全面に化学的気相成長法（ｃｖＤ）で不純物例
えばリンをドーズした低抵抗のポリシリコン層５を成長
させか、または、ポリシリコン層５を清澄させた後、リ
ン処理を行い低抵抗化する。
次いで、第２Ｂ図のように、ポリシリコン層５をエツチ
ングでパターニングし、素子形成領域Ａのゲート絶縁膜
２Ａ上にフローティングゲート電極形成のための部分を
形成し、また、素子形成領域Ｂのゲート絶縁膜２ＡＩに
ゲート電極を形成する。そして、新たに形成した素子形
成領域Ａ及びＣを被うホトレジスト１６をマスクにして
不純物例えばリンのイオンビーム１７を５０ＫｅＶのエ
ネルギー、Ｉ Ｘ １０”個／ｄのドーズ量で照射し、
５１０２膜２Ａを通して素子形成領域Ｂに低濃度のリン
をイオン打ち込みする。
ングでパターニングし、素子形成領域Ａのゲート絶縁膜
２Ａ上にフローティングゲート電極形成のための部分を
形成し、また、素子形成領域Ｂのゲート絶縁膜２ＡＩに
ゲート電極を形成する。そして、新たに形成した素子形
成領域Ａ及びＣを被うホトレジスト１６をマスクにして
不純物例えばリンのイオンビーム１７を５０ＫｅＶのエ
ネルギー、Ｉ Ｘ １０”個／ｄのドーズ量で照射し、
５１０２膜２Ａを通して素子形成領域Ｂに低濃度のリン
をイオン打ち込みする。
次いで、第２Ｃ図のようにポリシリコン層５をマスクと
して５ｉｎ２のエツチングを行い、素子形成領域Ｂ及び
Ｃのゲート絶縁膜２を除去する。
して５ｉｎ２のエツチングを行い、素子形成領域Ｂ及び
Ｃのゲート絶縁膜２を除去する。
次に第２Ｆ）図のように、１０００〜】１００℃の温度
で熱酸化によって、素子形成領域Ａ及びＢのポリシリコ
ン層５Ａ、５Ｂの表面には膜厚３５０人の５ｊＯ２膜２
Ｂを成長させると共に、半導体基板表面特に素−ｒ−形
成領域Ｃの表面には膜厚２５０人のＳ ｉ Ｏ，ＩＩ情
２ ）３を成長させる。また、この熱酸化によって、素
子形成領域１３にイオン打ち込みされている低濃度のリ
ンを引き伸ばして高耐圧用ＩＧＦＥＴＱ２の低不純物濃
度領域１２を形成する。
で熱酸化によって、素子形成領域Ａ及びＢのポリシリコ
ン層５Ａ、５Ｂの表面には膜厚３５０人の５ｊＯ２膜２
Ｂを成長させると共に、半導体基板表面特に素−ｒ−形
成領域Ｃの表面には膜厚２５０人のＳ ｉ Ｏ，ＩＩ情
２ ）３を成長させる。また、この熱酸化によって、素
子形成領域１３にイオン打ち込みされている低濃度のリ
ンを引き伸ばして高耐圧用ＩＧＦＥＴＱ２の低不純物濃
度領域１２を形成する。
なお、この領域１２の形成は、酸化膜２Ａ、２Ｂまで形
成後に、第２１３図に示したイオン打ち込みを行い、こ
れを熱処理（アニール）して形成してもよい。
成後に、第２１３図に示したイオン打ち込みを行い、こ
れを熱処理（アニール）して形成してもよい。
次いで、基板１−全面にポリシリコン５の形成と同様に
形成した低抵抗のポリシリコン層及びタングステンシリ
サイドを順に積層してポリサイド層６を成長する。なお
、第２Ｅ図においては、ポリサイド層６を単層で示しで
ある。次に、第２Ｅ図のように、ホトレジスト１８をマ
スクとしてポリサイド層６をエツチングでパターニング
し、素子形成領域Ｃのゲート絶縁膜２Ｂ上にゲート電極
を形成する。
形成した低抵抗のポリシリコン層及びタングステンシリ
サイドを順に積層してポリサイド層６を成長する。なお
、第２Ｅ図においては、ポリサイド層６を単層で示しで
ある。次に、第２Ｅ図のように、ホトレジスト１８をマ
スクとしてポリサイド層６をエツチングでパターニング
し、素子形成領域Ｃのゲート絶縁膜２Ｂ上にゲート電極
を形成する。
そして、今度は、第２Ｆ図のように、ホトレジスト１９
をマスクとして素子形成領域Ａ内のポリサイド層６をエ
ツチングでパターニングし、素子形成領域Ａのゲート絶
縁膜２」１にコントロールゲート電極を形成する。さら
に引き続きフローティングゲート電極となるべきポリシ
リコン層をエツチングしてねフローティングゲート電極
を形成し、素子形成領域Ａの両ゲート電極５Ａ、６Ａに
対し最終的な成形を行う。
をマスクとして素子形成領域Ａ内のポリサイド層６をエ
ツチングでパターニングし、素子形成領域Ａのゲート絶
縁膜２」１にコントロールゲート電極を形成する。さら
に引き続きフローティングゲート電極となるべきポリシ
リコン層をエツチングしてねフローティングゲート電極
を形成し、素子形成領域Ａの両ゲート電極５Ａ、６Ａに
対し最終的な成形を行う。
次いで、素子形成領域Ａ及びＢを被ったホトレ−１１＝
ジスｌ−２０をマスクとして不純物例えばリンのイオン
ビーム２１を５０ＫｅＶのエネルギー、１×１−０１３
個／ｄのドーズ酸で照射し、５ｉｎ２１１情２Ｂを通し
て素子形成領域Ｃに低濃度のリンをイオン打ち込みする
。このようにしてイオン打ち込みされたリンは高速用Ｔ
Ｇ ＦＥ ”Ｔ’ Ｑ ３の低不純物濃度領域９を形
成するためのものである。
ビーム２１を５０ＫｅＶのエネルギー、１×１−０１３
個／ｄのドーズ酸で照射し、５ｉｎ２１１情２Ｂを通し
て素子形成領域Ｃに低濃度のリンをイオン打ち込みする
。このようにしてイオン打ち込みされたリンは高速用Ｔ
Ｇ ＦＥ ”Ｔ’ Ｑ ３の低不純物濃度領域９を形
成するためのものである。
次いで、素子形成領域Ｂ及びＣを被ったホトレジスト２
２をマスクとして不純物例えばヒソのイオンビーム２３
を８０ＫｅＶのエネルギー、１×】０１５個／ｄのドー
ズ畦で照射し、Ｓ ］ ０２膜２Ａを通して素子形成領
域Ａにヒソをイオン打ち込みする。
２をマスクとして不純物例えばヒソのイオンビーム２３
を８０ＫｅＶのエネルギー、１×】０１５個／ｄのドー
ズ畦で照射し、Ｓ ］ ０２膜２Ａを通して素子形成領
域Ａにヒソをイオン打ち込みする。
このように、Ｔ ＧＦＦ Ｔ Ｑ １とＱ２のソース・
ドレイン領域の低不純物濃度領域（８，１，０）の濃度
を別に設定することにより、夫々最適化することができ
る。つまり、記憶素子Ｑ１の領域８の濃度を比較的高く
することで、書き込み時にフローティングゲート５Δへ
の電荷の注入効率を高めることができる。一方、Ｔ Ｇ
Ｆ Ｅ Ｔ Ｑ ３の領域】０の濃度は、ホットキャ
リアの発生を抑え、ｇｍの低下を少なくするように、設
定できる。
ドレイン領域の低不純物濃度領域（８，１，０）の濃度
を別に設定することにより、夫々最適化することができ
る。つまり、記憶素子Ｑ１の領域８の濃度を比較的高く
することで、書き込み時にフローティングゲート５Δへ
の電荷の注入効率を高めることができる。一方、Ｔ Ｇ
Ｆ Ｅ Ｔ Ｑ ３の領域】０の濃度は、ホットキャ
リアの発生を抑え、ｇｍの低下を少なくするように、設
定できる。
なお、第２Ｈ図に示したイオン打ち込みを、第２Ｆ図に
おいてホトレジスト膜１９を残した状態で行ってもよい
。
おいてホトレジスト膜１９を残した状態で行ってもよい
。
次いで、第２丁図のように基板上全面に化学的気相成長
法で５ｊＯ２膜２４を４０００人成長させたうえで、こ
れをＲＴＥ （リアクティブ・イオン・エツチング）法
でドライエツチングする。これにより、第２ Ｊ図に示
すように夫々のゲート電極５Ａ、 ５Ｂ、６Ａ、６Ｂの
両側にサイドウオールスペーサ２５を形成する。更に、
軽く熱処理することによて、素子形成領域Ａにイオン打
ち込みされているリンと、素子形成領域Ｃにイオン打ち
込みされているリンとを引き伸ばし拡散して、低不純物
濃度領域８．］０を夫々形成する。この熱処理によって
、各ゲート電極５Ａ、５Ｂ及び６Ａ。
法で５ｊＯ２膜２４を４０００人成長させたうえで、こ
れをＲＴＥ （リアクティブ・イオン・エツチング）法
でドライエツチングする。これにより、第２ Ｊ図に示
すように夫々のゲート電極５Ａ、 ５Ｂ、６Ａ、６Ｂの
両側にサイドウオールスペーサ２５を形成する。更に、
軽く熱処理することによて、素子形成領域Ａにイオン打
ち込みされているリンと、素子形成領域Ｃにイオン打ち
込みされているリンとを引き伸ばし拡散して、低不純物
濃度領域８．］０を夫々形成する。この熱処理によって
、各ゲート電極５Ａ、５Ｂ及び６Ａ。
６ＢのＲＩＥにより露出した表面に、薄い熱酸化膜が形
成される。また、この熱処理によって、高耐圧用ＩＧＦ
ＥＴＱ２の領域１２も多少引き伸はされる。
成される。また、この熱処理によって、高耐圧用ＩＧＦ
ＥＴＱ２の領域１２も多少引き伸はされる。
そしてひき続き、ゲート電極５Ａ、５Ｂ、６Ａ。
６Ｂと一ヒ記サイドウオールスペーサ２５をマスクとし
て用いてセルファライン法によりヒソを８０ＫｅＶのエ
ネルギー、Ｉ Ｘ １０”個／ｄの量でイオン打ち込み
して、第２に図に示す如く高不純物濃度のＮ＋型半導体
領域７，９．１１を夫々形成する。このようにしてソー
ス・ドレイン領域が形成されると、素子形成領域Ａ及び
Ｃは、低濃度領域８，１０が比較的浅いため丁、Ｄ Ｉ
）構造となる。
て用いてセルファライン法によりヒソを８０ＫｅＶのエ
ネルギー、Ｉ Ｘ １０”個／ｄの量でイオン打ち込み
して、第２に図に示す如く高不純物濃度のＮ＋型半導体
領域７，９．１１を夫々形成する。このようにしてソー
ス・ドレイン領域が形成されると、素子形成領域Ａ及び
Ｃは、低濃度領域８，１０が比較的浅いため丁、Ｄ Ｉ
）構造となる。
素子形成領域Ｂについては、低濃度領域９が比較的深く
引き伸ばし拡散されているから、この低濃度領域９が高
濃度領域１１を被って充分に伸びた２重拡散構造をなす
。
引き伸ばし拡散されているから、この低濃度領域９が高
濃度領域１１を被って充分に伸びた２重拡散構造をなす
。
次いで、全体にＰ Ｓ Ｇ ｌｌｉ ４を被着した後、
所定のアルミニウム導電層１３を設け、最後にそれらの
−１−にパッシベイション膜１４を形成する。
所定のアルミニウム導電層１３を設け、最後にそれらの
−１−にパッシベイション膜１４を形成する。
以上のプロセスによって、上記記憶素子Ｑ Ｉ Ｇｌび
に高耐圧用■ＧＦＥＴの２及び高速用ＩＧＦＥＴＱ３が
製造される。
に高耐圧用■ＧＦＥＴの２及び高速用ＩＧＦＥＴＱ３が
製造される。
以−１−説明した製造方法に依れば、高速用Ｉ Ｇ Ｆ
ＥＴＱ３形成用に低濃度のリンをイオン打ち込みする工
程（第２Ｇ図）の前に、高耐圧用Ｔ Ｇ Ｆ Ｅ ＴＱ
２用に低濃度のリンをイオン打ち込みする工程（第２Ｂ
図）及びそのアニールを行う。したがって、高速用Ｔ
Ｇ Ｆ Ｅ Ｔ Ｑ ａ用にイオン打ち込みされた低濃
度のリンが、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ２用に
イオン打ち込みされた低濃度のリンに対して行われる活
性化のための熱処理を受けない。また、高耐圧用Ｔ Ｇ
Ｆ Ｅ ＴＱ ２の低濃度領域１２を高速用Ｔ Ｇ
Ｆ Ｅ Ｔ Ｑ ３の低濃度領域１０よりも深く形成す
ることができる。
ＥＴＱ３形成用に低濃度のリンをイオン打ち込みする工
程（第２Ｇ図）の前に、高耐圧用Ｔ Ｇ Ｆ Ｅ ＴＱ
２用に低濃度のリンをイオン打ち込みする工程（第２Ｂ
図）及びそのアニールを行う。したがって、高速用Ｔ
Ｇ Ｆ Ｅ Ｔ Ｑ ａ用にイオン打ち込みされた低濃
度のリンが、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ２用に
イオン打ち込みされた低濃度のリンに対して行われる活
性化のための熱処理を受けない。また、高耐圧用Ｔ Ｇ
Ｆ Ｅ ＴＱ ２の低濃度領域１２を高速用Ｔ Ｇ
Ｆ Ｅ Ｔ Ｑ ３の低濃度領域１０よりも深く形成す
ることができる。
更に、本製造方法の場合、高耐圧用ＩＧＦＥＴＱ２用に
低濃度のリンをイオン打ち込みする工程（第２Ｂ図）の
後に第２ Ｄ図で説明したように全面を熱酸化してＳ′
ｉ０２膜２を成長させる工程が入っているから、イオン
打ち込みされた低濃度のリンをこの熱酸化によって引き
伸ばすことができ、その結果、上記イオンの引き伸ばし
拡散だけのために行う熱処理工程が省略され、製造工程
の簡素化を図ることができる。
低濃度のリンをイオン打ち込みする工程（第２Ｂ図）の
後に第２ Ｄ図で説明したように全面を熱酸化してＳ′
ｉ０２膜２を成長させる工程が入っているから、イオン
打ち込みされた低濃度のリンをこの熱酸化によって引き
伸ばすことができ、その結果、上記イオンの引き伸ばし
拡散だけのために行う熱処理工程が省略され、製造工程
の簡素化を図ることができる。
以上発明者によってなされた発明を実施例に基づき具体
的に説明したが、本発明は、−上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
的に説明したが、本発明は、−上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。
例えば、−に記実施例では高速用ＩＧＦＥＴ及び高耐圧
用Ｔ Ｇ Ｆ Ｅ Ｔ用の低濃度領域を構成する不純物
としてリンを採用したが、装置の導電型やその他の部位
にイオン打ち込みする不純物との関係で他の不純物を採
用することもできる。
用Ｔ Ｇ Ｆ Ｅ Ｔ用の低濃度領域を構成する不純物
としてリンを採用したが、装置の導電型やその他の部位
にイオン打ち込みする不純物との関係で他の不純物を採
用することもできる。
また、Ｌ記製造方法の実施例では第２ｒ）図に示す熱酸
化によるゲート絶縁膜の成長工程の前に高耐圧用ＩＧＦ
ＥＴＱ２用に低濃度のリンをイオン打ち込みする工程を
行って、イオン引き伸ばしの為だけの熱処理工程を省略
するようにしたが、要は、高速用Ｔ ＧＦＥＴ用に低濃
度の不純物をイオン打ち込みする工程の前に、高耐圧用
ＩＧＦＥＴ用に低濃度の不純物をイオン打ち込みする工
程及び熱処理工程を行えばよい。例えば、全てのゲート
電極のパターニングを行った後に高耐圧用ＩＧ＝１６− ＦＥＴ用に低濃度の不純物をイオン打ち込みすることも
でき、このときには、上記不純物の引き伸ばしの為の熱
処理工程を追加すればよい。
化によるゲート絶縁膜の成長工程の前に高耐圧用ＩＧＦ
ＥＴＱ２用に低濃度のリンをイオン打ち込みする工程を
行って、イオン引き伸ばしの為だけの熱処理工程を省略
するようにしたが、要は、高速用Ｔ ＧＦＥＴ用に低濃
度の不純物をイオン打ち込みする工程の前に、高耐圧用
ＩＧＦＥＴ用に低濃度の不純物をイオン打ち込みする工
程及び熱処理工程を行えばよい。例えば、全てのゲート
電極のパターニングを行った後に高耐圧用ＩＧ＝１６− ＦＥＴ用に低濃度の不純物をイオン打ち込みすることも
でき、このときには、上記不純物の引き伸ばしの為の熱
処理工程を追加すればよい。
さらに、高耐圧用丁Ｇ Ｆ Ｅ Ｔの半導体領域、特に
ドレイン領域の高濃度領域はゲート電極及びサイドウオ
ールスペーサに対してオフセットに（離れて）形成され
ていてもよい。この場合、高濃度領域形成のためのイオ
ン打ち込み時、ホトレジスト膜のマスクを用いればよい
。
ドレイン領域の高濃度領域はゲート電極及びサイドウオ
ールスペーサに対してオフセットに（離れて）形成され
ていてもよい。この場合、高濃度領域形成のためのイオ
ン打ち込み時、ホトレジスト膜のマスクを用いればよい
。
なお、実施例では、Ｎチャンネル丁０ＦＥＴについて説
明したが、ＰチャンネルＩ Ｇ Ｆ Ｅ Ｔ、及び、Ｎ
チャンネルとＰチャンネルＩＧＦＥＴを含む半導体集積
回路であってもよい。
明したが、ＰチャンネルＩ Ｇ Ｆ Ｅ Ｔ、及び、Ｎ
チャンネルとＰチャンネルＩＧＦＥＴを含む半導体集積
回路であってもよい。
以−１−説明したことから明らかな如く、本願において
開示された発明は、以下に述べる効果を得るものである
。
開示された発明は、以下に述べる効果を得るものである
。
（］）高耐圧用ＩＧＦＥＴの低濃度領域が高速用ＴＱＦ
ＥＴの低濃度領域よりも深く形成されているから、この
高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔの低濃度領域は抵抗値がほ
とんど変オ）ることなく不純物の実効濃度が下げられ、
その結果、構造を複雑化することなく且つ他に影響を及
ぼすことなく高耐圧用ＩＧＦＥＴの耐圧を向Ｉ−させる
ことができる。
ＥＴの低濃度領域よりも深く形成されているから、この
高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔの低濃度領域は抵抗値がほ
とんど変オ）ることなく不純物の実効濃度が下げられ、
その結果、構造を複雑化することなく且つ他に影響を及
ぼすことなく高耐圧用ＩＧＦＥＴの耐圧を向Ｉ−させる
ことができる。
（２）夫々のドレイン領域に不純物の低濃度領域を有す
る高耐圧用ＩＧＦＥＴと高速用ＩＧＦＥＴとが共通の半
導体基板に設けられた半導体集積回路装置を得るにあた
り、高速用Ｔ Ｇ Ｆ Ｅ Ｔ用に不純物をイオン打ち
込みする工程の前に、高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔ用に
不純物をイオン打ち込みし熱処理する工程を行うから、
高速用ｒ Ｇ Ｆ Ｅ Ｔ用にイオン打ち込みされた不
純物が、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ用にイオン打ち込
みされた不純物に対して行われる熱処理の影響を受けず
、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔの低濃度領域を高速用Ｉ
ＧＦＥＴの低濃度領域よりも深く形成することができる
。
る高耐圧用ＩＧＦＥＴと高速用ＩＧＦＥＴとが共通の半
導体基板に設けられた半導体集積回路装置を得るにあた
り、高速用Ｔ Ｇ Ｆ Ｅ Ｔ用に不純物をイオン打ち
込みする工程の前に、高耐圧用Ｔ Ｇ Ｆ Ｅ Ｔ用に
不純物をイオン打ち込みし熱処理する工程を行うから、
高速用ｒ Ｇ Ｆ Ｅ Ｔ用にイオン打ち込みされた不
純物が、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ用にイオン打ち込
みされた不純物に対して行われる熱処理の影響を受けず
、高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔの低濃度領域を高速用Ｉ
ＧＦＥＴの低濃度領域よりも深く形成することができる
。
以−４−の説明では主として本願発明者によってなされ
た発明をその背景となった技術分野であるＥＰＲＯＭに
適用した場合について説明したが、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）やＤＲＡＭ （ダ
イナミック・ランダム・アクセス・メモリ）などの半導
体記憶装置はもち論ＭＩＳ型半導体集積回路装置であれ
ば、広く適用可能である。
た発明をその背景となった技術分野であるＥＰＲＯＭに
適用した場合について説明したが、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）やＤＲＡＭ （ダ
イナミック・ランダム・アクセス・メモリ）などの半導
体記憶装置はもち論ＭＩＳ型半導体集積回路装置であれ
ば、広く適用可能である。
第１図は本発明の半導体集積回路装置をＥＰＲＯＭに適
用した一実施例を示す断面図、第２Ａ図〜第２に図は第
１図に示す半導体集積回路装置の製造方法の一実施例を
説明するための各製造工程における断面図である。 Ｑ２・・・高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ、Ｑ ３・・・
高速用ＩＧＦＥＴ、９・・・ソース・ドレイン領域、１
０・・・低濃度拡散領域、１１・・・ソース・ドレイン
領域、１２・・・低濃度拡散領域。
用した一実施例を示す断面図、第２Ａ図〜第２に図は第
１図に示す半導体集積回路装置の製造方法の一実施例を
説明するための各製造工程における断面図である。 Ｑ２・・・高耐圧用Ｉ Ｇ Ｆ Ｅ Ｔ、Ｑ ３・・・
高速用ＩＧＦＥＴ、９・・・ソース・ドレイン領域、１
０・・・低濃度拡散領域、１１・・・ソース・ドレイン
領域、１２・・・低濃度拡散領域。
Claims (1)
- 【特許請求の範囲】 １、夫々のドレイン領域に不純物の低濃度拡散領域を有
する高耐圧用ＩＧＦＥＴと高速用ＩＧＦＥＴとが共通の
半導体基板に設けられ、高耐圧用ＩＧＦＥＴの低濃度拡
散領域は高速用ＩＧＦＥＴの低濃度拡散領域よりも深く
形成されている事を特徴とする半導体集積回路装置。 ２、高耐圧用ＩＧＦＥＴはドレイン領域が低濃度拡散領
域と共にＬＤＤ構造を成すものである特許請求の範囲第
１項記載の半導体集積回路装置。 ３、高速用ＩＧＦＥＴはドレイン領域が低濃度拡散領域
と共にＬＤＤ構造を成すものである特許請求の範囲第１
項又は第２項記載の半導体集積回路装置。 ４、夫々のドレイン領域に不純物の低濃度拡散領域を有
する高耐圧用ＩＧＦＥＴと高速用ＩＧＦＥＴとが共通の
半導体基板に設けられた半導体集積回路装置を得るにあ
たり、高速用ＩＧＦＥＴ用に不純物をイオン打ち込みす
る工程の前に、高耐圧用ＩＧＦＥＴ用に不純物をイオン
打ち込みする工程を行うことを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228647A JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228647A JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289352A true JPS6289352A (ja) | 1987-04-23 |
| JPH0828425B2 JPH0828425B2 (ja) | 1996-03-21 |
Family
ID=16879611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228647A Expired - Fee Related JPH0828425B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828425B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH01189956A (ja) * | 1988-01-26 | 1989-07-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01296661A (ja) * | 1988-05-25 | 1989-11-30 | Seiko Epson Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
-
1985
- 1985-10-16 JP JP60228647A patent/JPH0828425B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH01189956A (ja) * | 1988-01-26 | 1989-07-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01296661A (ja) * | 1988-05-25 | 1989-11-30 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828425B2 (ja) | 1996-03-21 |
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