JPH0296378A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0296378A JPH0296378A JP1128810A JP12881089A JPH0296378A JP H0296378 A JPH0296378 A JP H0296378A JP 1128810 A JP1128810 A JP 1128810A JP 12881089 A JP12881089 A JP 12881089A JP H0296378 A JPH0296378 A JP H0296378A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特にＥＰＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＱｎｌｙ Ｍｅｍｏｒｙ）装置に関する。
ｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＱｎｌｙ Ｍｅｍｏｒｙ）装置に関する。
一般ＫＥＰＲＯＭ装置は一つの半導体基板主面に形成さ
れたフローティング（浮遊）ゲート電極上にコントロー
ル（制御）ゲート電極を有する複数のＭＩＳ （Ｍｅｔ
ａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎ−ｄｕｃ
ｔｏｒ）型メモリトランジスタから成るメモリアレイ部
と、そのメモリアレイ部の周辺に形成された複数のＭＩ
Ｓ型トランジスタから成る入・出力回路、Ｘ−Ｙデコー
ダ回路等の周辺回路部とから構成される。
れたフローティング（浮遊）ゲート電極上にコントロー
ル（制御）ゲート電極を有する複数のＭＩＳ （Ｍｅｔ
ａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎ−ｄｕｃ
ｔｏｒ）型メモリトランジスタから成るメモリアレイ部
と、そのメモリアレイ部の周辺に形成された複数のＭＩ
Ｓ型トランジスタから成る入・出力回路、Ｘ−Ｙデコー
ダ回路等の周辺回路部とから構成される。
ところがかかるＥＰＲＯＭＫお（・て本願発明者等の研
究により以下の問題があることがわかった。
究により以下の問題があることがわかった。
丁なわち、かかるＥＰＲＯＭにおいては高集積度、高速
化のためにチャネル長（ゲート長）を短かくしゲート酸
化膜の厚さを薄くするいわゆるスケールダウンする必要
があるが、メモリの読出しに対して書込みにはそれより
高電圧を用いるために特に周辺回路部ではスケールダウ
ンが不可能な部分が生じてくる。
化のためにチャネル長（ゲート長）を短かくしゲート酸
化膜の厚さを薄くするいわゆるスケールダウンする必要
があるが、メモリの読出しに対して書込みにはそれより
高電圧を用いるために特に周辺回路部ではスケールダウ
ンが不可能な部分が生じてくる。
例えばｎチャネル型ＥＰＲＯＭにおいては、書込み電圧
２５ｖ、読出し電圧５ｖのものが定着しつつあり周辺回
路部のＭＯ８素子のゲート酸化膜厚ｙｋ１０００＾程度
の比較的厚いものが使用されたが、読出しの高速化のた
めに周辺回路部のＭＯ８素子のゲート酸化膜厚を５０
ＯＡｍ度の比較的薄いものを使用しようとすると、書込
み電圧２５■に対し十分な耐圧をもつ素子が形成できな
いという問題が生じてくる。
２５ｖ、読出し電圧５ｖのものが定着しつつあり周辺回
路部のＭＯ８素子のゲート酸化膜厚ｙｋ１０００＾程度
の比較的厚いものが使用されたが、読出しの高速化のた
めに周辺回路部のＭＯ８素子のゲート酸化膜厚を５０
ＯＡｍ度の比較的薄いものを使用しようとすると、書込
み電圧２５■に対し十分な耐圧をもつ素子が形成できな
いという問題が生じてくる。
本発明は上記した問題を解決するものであり、本発明の
目的は高集積度で高電圧で動作可能な第１のトランジス
タと低電圧で動作可能な第２のトランジスタを含むＥＰ
ＲＯＭのごときＩＣＫ適合できる新規な半導体集積回路
装ｆｌＹ提供することにある。
目的は高集積度で高電圧で動作可能な第１のトランジス
タと低電圧で動作可能な第２のトランジスタを含むＥＰ
ＲＯＭのごときＩＣＫ適合できる新規な半導体集積回路
装ｆｌＹ提供することにある。
以下に図面な用いて本発明を具体的に説明する。
まず本発明に係るＥＰＲＯＭ装置が第１図の概略平面図
を用いて以下に説明される。
を用いて以下に説明される。
第１図において、１はシリコン単結晶より成る半導体基
板（半導体ベレット）である。この基板１の主面の一部
に２層の絶縁ゲートすなわちフローティングゲート電極
とそのゲート電極の上にコントロールゲート電極を有す
る複数のＭＩＳ型メセメモリトランジスタなるメモリア
レイ部２が配置され、このメモリアレイ部の周辺にはデ
イプリッジランＷＭＩＳ）ランジスタ、エンノＳ／スメ
ント型ＭＩＳ）ランジスタ及び高耐圧構造を持つエンハ
ンスメント型ＭＩＳ）ランジスタ等によって構成された
デコーダ回路３．入出力回路４等が周辺回路部として配
置され、基板１の周縁部にそってボンディング・バッド
５が配列されてし・る。
板（半導体ベレット）である。この基板１の主面の一部
に２層の絶縁ゲートすなわちフローティングゲート電極
とそのゲート電極の上にコントロールゲート電極を有す
る複数のＭＩＳ型メセメモリトランジスタなるメモリア
レイ部２が配置され、このメモリアレイ部の周辺にはデ
イプリッジランＷＭＩＳ）ランジスタ、エンノＳ／スメ
ント型ＭＩＳ）ランジスタ及び高耐圧構造を持つエンハ
ンスメント型ＭＩＳ）ランジスタ等によって構成された
デコーダ回路３．入出力回路４等が周辺回路部として配
置され、基板１の周縁部にそってボンディング・バッド
５が配列されてし・る。
以 下 余 白
第２図は本発明に係るＥＰＲＯＭ装置の原理的構造を示
す模型断面図である。同図においてＡはメモリ部のＭＯ
８素子、Ｂ、Ｃは周辺回路部のＭＯ８素子でこのうちＢ
は低電圧（例えば５Ｖ）系。
す模型断面図である。同図においてＡはメモリ部のＭＯ
８素子、Ｂ、Ｃは周辺回路部のＭＯ８素子でこのうちＢ
は低電圧（例えば５Ｖ）系。
Ｃは高電圧（例えば２５ｖ）系の回路に使用される。メ
モリ部の素子ＡはＰ型基板１上に薄い（ｓｏｏｉ）ゲー
ト酸化膜Ｉｔ□、第１下１多結晶シリコンゲートＧＦ、
厚い（１２００Ａ）層間酸化膜Ｉｔｓおよび第１上層多
結晶シリコンゲートＧＣとを有している。周辺回路部の
素子ＢはＰ型基板１上に薄い（５００Ａ）ゲート酸化膜
Ｉｔｌを介して形成された第２多結晶シリコンゲートＧ
、ｖ有している。素子ＣはＰ基板上に厚い（１０００λ
）ゲート酸化膜Ｉｔ２を介して形成された第３多結晶シ
リコンゲートＧ、を有している。上記素子Ｂおよび素子
ＣＫおけるそれぞれの第２．第３の多結晶シリコンゲー
トＧ、、Ｇ、はメモリ部の素子の下層ポリシリコンゲー
トＧＦを形成するための第１層目ポリシリコン層すなわ
ち第１導体層をパターンニングすることによって形成さ
れたものである。
モリ部の素子ＡはＰ型基板１上に薄い（ｓｏｏｉ）ゲー
ト酸化膜Ｉｔ□、第１下１多結晶シリコンゲートＧＦ、
厚い（１２００Ａ）層間酸化膜Ｉｔｓおよび第１上層多
結晶シリコンゲートＧＣとを有している。周辺回路部の
素子ＢはＰ型基板１上に薄い（５００Ａ）ゲート酸化膜
Ｉｔｌを介して形成された第２多結晶シリコンゲートＧ
、ｖ有している。素子ＣはＰ基板上に厚い（１０００λ
）ゲート酸化膜Ｉｔ２を介して形成された第３多結晶シ
リコンゲートＧ、を有している。上記素子Ｂおよび素子
ＣＫおけるそれぞれの第２．第３の多結晶シリコンゲー
トＧ、、Ｇ、はメモリ部の素子の下層ポリシリコンゲー
トＧＦを形成するための第１層目ポリシリコン層すなわ
ち第１導体層をパターンニングすることによって形成さ
れたものである。
第３図は第２図のＥＰＲＯＭ装置の変形例で、第２図の
構造と異なる点は周辺部のＭＯ８素子素子Ｃにおいて、
第２多結晶シリコンゲートＧｌ及び第３多結晶シリコン
ゲートＧ２はメモリ部の素子の上層多結晶シリコンゲー
トＧｃを形成するための第２層目ポリシリコン層すなわ
ち第２導体層ケパターンニング形成された点にある。
構造と異なる点は周辺部のＭＯ８素子素子Ｃにおいて、
第２多結晶シリコンゲートＧｌ及び第３多結晶シリコン
ゲートＧ２はメモリ部の素子の上層多結晶シリコンゲー
トＧｃを形成するための第２層目ポリシリコン層すなわ
ち第２導体層ケパターンニング形成された点にある。
上記した半導体果槓回路装置においては、読出し動作を
行なわせる低電圧系のＭＯ８素子素子薄いゲート酸化膜
を有し、同時にショートチャネルの素子として形成でき
る。一方、書込み動作を行わせる高電圧系のＭＯ８素子
素子厚いゲート酸化膜を有し同時に比較的長いチャネル
長の素子として形成でき、高集積度で高電圧回路Ｚ含む
ＥＰＲＯＭの構成に適合できる。
行なわせる低電圧系のＭＯ８素子素子薄いゲート酸化膜
を有し、同時にショートチャネルの素子として形成でき
る。一方、書込み動作を行わせる高電圧系のＭＯ８素子
素子厚いゲート酸化膜を有し同時に比較的長いチャネル
長の素子として形成でき、高集積度で高電圧回路Ｚ含む
ＥＰＲＯＭの構成に適合できる。
又、上記した半導体集積回路装置においては、周辺回路
部のＭＯ８素子素子Ｃの絶縁ゲートをメモリ部の素子の
上下２層の絶縁ゲートのいずれかと同じ構成材を使う構
造とすることでその製造にあたってプロセスを簡易化す
るとともに、書込み回路用ＭＯ３素子及び胱出し回路用
のＭＯ８ＪＣ子のしきい値（Ｖｔｈ）を所要とする値に
設定できるよ５制御が可能とをる。
部のＭＯ８素子素子Ｃの絶縁ゲートをメモリ部の素子の
上下２層の絶縁ゲートのいずれかと同じ構成材を使う構
造とすることでその製造にあたってプロセスを簡易化す
るとともに、書込み回路用ＭＯ３素子及び胱出し回路用
のＭＯ８ＪＣ子のしきい値（Ｖｔｈ）を所要とする値に
設定できるよ５制御が可能とをる。
本発明の新規な半導体集積回路装置の製造法によれば、
同一半導体基板上に異なる膜淳のゲート酸化膜を形成す
るために最初のゲート酸化後、厚くしようとする部分以
外のゲート酸化膜ヲいったん除去し、再びゲート酸化７
行なうものである。
同一半導体基板上に異なる膜淳のゲート酸化膜を形成す
るために最初のゲート酸化後、厚くしようとする部分以
外のゲート酸化膜ヲいったん除去し、再びゲート酸化７
行なうものである。
なお、厚い酸化膜を有するゲートと薄い酸化膜を有する
ゲートとのＶｔｈを調整するために最初のゲート酸化後
厚くしようとする部分以外に不純物イオン打込みを行な
い、次のゲート酸化の後再びイオン打込みを行なって厚
いゲート酸化膜の下の不純物濃度を薄いゲート酸化膜の
それより小さくする。
ゲートとのＶｔｈを調整するために最初のゲート酸化後
厚くしようとする部分以外に不純物イオン打込みを行な
い、次のゲート酸化の後再びイオン打込みを行なって厚
いゲート酸化膜の下の不純物濃度を薄いゲート酸化膜の
それより小さくする。
次に、本発明による半導体集積回路装置の製造法をＥＰ
ＲＯＭ装置に適用した場合の実施例１を第４図乃至第１
８図に示さｎた工程断面図にそって以下に説明する。
ＲＯＭ装置に適用した場合の実施例１を第４図乃至第１
８図に示さｎた工程断面図にそって以下に説明する。
実施例１
１ａｌ ｐ型Ｓｉ（シリコン）単結晶基板１０表面上
にその表面を熱酸化することによって厚さ５００Ａの８
１０！ （二酸化シリコン）膜１１Ｙ形成する。
にその表面を熱酸化することによって厚さ５００Ａの８
１０！ （二酸化シリコン）膜１１Ｙ形成する。
さらにこのＳｉｎ、膜１１表面上に厚さ約１５００Ａの
５ｉａＮｉ（シリコンナイトライド）膜１２を形成する
（第４図参照）。
５ｉａＮｉ（シリコンナイトライド）膜１２を形成する
（第４図参照）。
ｌｂｌ 絶縁アイソレーション部とをるべき基板１０
表面内にｐ 型チャネルストッパを形成するために上記
Ｓｉ、Ｎ、膜１２をホトレジスト膜１３Ｖマスクとして
選択的にエツチング除去し、その後ｐ型決定不純物（ア
クセプタ）例えはボロンをイオン打込み法によりＳｉｎ
！膜１１を通して基板内圧導入し、ｐ 型チャネルスト
ッパ１４ａ、１４ｂ。
表面内にｐ 型チャネルストッパを形成するために上記
Ｓｉ、Ｎ、膜１２をホトレジスト膜１３Ｖマスクとして
選択的にエツチング除去し、その後ｐ型決定不純物（ア
クセプタ）例えはボロンをイオン打込み法によりＳｉｎ
！膜１１を通して基板内圧導入し、ｐ 型チャネルスト
ッパ１４ａ、１４ｂ。
１４ｃ、１４ｄを形成する（第５図参照）。
（ＣＩ ホトレジスト膜１３！除去した後、基板１０
’（ｒ−酸化雰囲気中で加熱する。これによってＳｉ３
Ｎ。
’（ｒ−酸化雰囲気中で加熱する。これによってＳｉ３
Ｎ。
膜］２が形成されていない基板１０（ｐ＋型チャネルス
トクパ１４ａ、１４ｂ、１４ｃ、１４ｄ）表面が酸化さ
れ、淳さ１００００大の絶縁アイソレーション用のＳｉ
ｎ、膜（以下フィールドＳｉｎ、膜と称す）１５ａ、１
５ｂ、１５ｃ。
トクパ１４ａ、１４ｂ、１４ｃ、１４ｄ）表面が酸化さ
れ、淳さ１００００大の絶縁アイソレーション用のＳｉ
ｎ、膜（以下フィールドＳｉｎ、膜と称す）１５ａ、１
５ｂ、１５ｃ。
１５ｄか形成さｎる。これらフィールドＳｉｎ。
１１１１５ａ、１５ｂ、１５ｃ、１５ｄによって基板１
０表面はいくつかの領域（Ａ、Ｂ、Ｃ，Ｄ）Ｉｃ区切ら
する。このうち領域Ａはメモリトランジスタ部、領域Ｂ
は読出し回路とをる低電圧（５ｖ）部、領域Ｃは書込み
回路とをる高電圧（２５Ｖ）部、領域りは２層ゲートを
有する高耐圧部とをる（第６図参照）。
０表面はいくつかの領域（Ａ、Ｂ、Ｃ，Ｄ）Ｉｃ区切ら
する。このうち領域Ａはメモリトランジスタ部、領域Ｂ
は読出し回路とをる低電圧（５ｖ）部、領域Ｃは書込み
回路とをる高電圧（２５Ｖ）部、領域りは２層ゲートを
有する高耐圧部とをる（第６図参照）。
＋ｄｌ Ｓｉ、Ｎ４膜１２及びその下のＳｉｎ、膜１
１を完全に除去して基板１０表面を露出させた後、露出
する基板１０表面！熱酸化（１００ＯＣドライ０，１１
０分）することによって厚さ約８０ＯＡのゲートＳ１０
．膜１６ａ、１６ｂ＋１６ｃ＋１６ｄを形成する（第７
図参照）。
１を完全に除去して基板１０表面を露出させた後、露出
する基板１０表面！熱酸化（１００ＯＣドライ０，１１
０分）することによって厚さ約８０ＯＡのゲートＳ１０
．膜１６ａ、１６ｂ＋１６ｃ＋１６ｄを形成する（第７
図参照）。
ｅ）高電圧部Ｃ高耐圧部りの表面にホトレジスト膜１７
をバターニングし、メモリトランジスタ（領域Ａ）及び
周辺トランジスタのうち特に低電圧部のエンハンスメン
ト型トランジスタ（領域Ｂ）のしきい値ｖｔｈを所望の
値に制御する目的でイオン打込み法によりホトレジスト
膜１７をかけないゲートＳｉｎ、膜１６ａ、１６ｂ及び
高耐圧部（領域Ｄ）のＳｉＯ□膜１６ｄの一部を通して
ボロンな基板表面に導入する。この時、打込みエネルギ
ーは７０ＫｅＶ程度であり、ボロンの導入された基板（
領域Ａ、Ｂ）表面不純物濃度はおよそ２ Ｘ １０ ”
ａｔｏｍｓ／ ｄである。フィルド酸化膜１５ａ 、
１５ｂ 、１５ｃ 、１５ｄ及びホトレジスト膜１７形
成部（領域Ｃ，Ｄ）の直下の基板表面内にはボロンは導
入されない（第８図参照）。
をバターニングし、メモリトランジスタ（領域Ａ）及び
周辺トランジスタのうち特に低電圧部のエンハンスメン
ト型トランジスタ（領域Ｂ）のしきい値ｖｔｈを所望の
値に制御する目的でイオン打込み法によりホトレジスト
膜１７をかけないゲートＳｉｎ、膜１６ａ、１６ｂ及び
高耐圧部（領域Ｄ）のＳｉＯ□膜１６ｄの一部を通して
ボロンな基板表面に導入する。この時、打込みエネルギ
ーは７０ＫｅＶ程度であり、ボロンの導入された基板（
領域Ａ、Ｂ）表面不純物濃度はおよそ２ Ｘ １０ ”
ａｔｏｍｓ／ ｄである。フィルド酸化膜１５ａ 、
１５ｂ 、１５ｃ 、１５ｄ及びホトレジスト膜１７形
成部（領域Ｃ，Ｄ）の直下の基板表面内にはボロンは導
入されない（第８図参照）。
なお、高電圧部のトランジスタのしきい値の制御が不要
である場合はホトレジスト膜形成後のイオン打込みによ
る不純物導入は行わない。
である場合はホトレジスト膜形成後のイオン打込みによ
る不純物導入は行わない。
ｌｆｌ ホトレジスト膜１７で覆われないＳｉＯ□膜
１６ａ、１６ｂをエッチ除去する（第９図参照）。
１６ａ、１６ｂをエッチ除去する（第９図参照）。
この後ホトレジスト膜１７を除去し、フィルドＳｉｎ、
膜が形成されない部分の基板表面及び領域Ｃ，ＤのＳｉ
ｎ！膜を露出する。
膜が形成されない部分の基板表面及び領域Ｃ，ＤのＳｉ
ｎ！膜を露出する。
Ｉｇ＋ 再びゲート酸化（１００（Ｉ’、ドライ０！
６０分）を行ない、Ｓｉ基板の露出する領域Ａ。
６０分）を行ない、Ｓｉ基板の露出する領域Ａ。
８表１ｉ１ｉＫは膜厚が約５０ＯＡのＳｉｎ、膜１６
ａ’ ＋１６ｂ“が形成され、領域Ｃ，Ｄでさらに成長
した５１０２ｍ１！１６ｃ’＊１６ｄ’の膜厚は１００
ＯＡ程度になる。これらＳｉｎ、膜１６ ａ’ ＃ １
６ ｂ ＃１６ Ｃ＃ １６ ｄ’を通してボロンをイ
オン打込み（７０ＫｅＶ ）する。このとき、ボロンの
導入された基板表面不純物濃度は領域Ａ、Ｂで４Ｘ１０
”ａ ｔ ｏｍｓ／ＩＩｌ′、領域Ｃ，Ｄで２ Ｘ １
０ ” ａｔｏｍｓ／ ａｄである（第１０図参照）。
ａ’ ＋１６ｂ“が形成され、領域Ｃ，Ｄでさらに成長
した５１０２ｍ１！１６ｃ’＊１６ｄ’の膜厚は１００
ＯＡ程度になる。これらＳｉｎ、膜１６ ａ’ ＃ １
６ ｂ ＃１６ Ｃ＃ １６ ｄ’を通してボロンをイ
オン打込み（７０ＫｅＶ ）する。このとき、ボロンの
導入された基板表面不純物濃度は領域Ａ、Ｂで４Ｘ１０
”ａ ｔ ｏｍｓ／ＩＩｌ′、領域Ｃ，Ｄで２ Ｘ １
０ ” ａｔｏｍｓ／ ａｄである（第１０図参照）。
なお、工程（６１でホトレジスト膜１７形成後イオン打
込みを行なわない場合には、基板表面の不純物濃度は、
領域Ａ−Ｄで４ Ｘ １０” ａｔｏｍｓ／ｍである。
込みを行なわない場合には、基板表面の不純物濃度は、
領域Ａ−Ｄで４ Ｘ １０” ａｔｏｍｓ／ｍである。
ｔｈｌ メモリ部のトランジスタのフローティングゲ
ート電極９周辺回路部のトランジスタのゲート電極及び
必要な配線層を形成するために基板１０上に厚さ３５０
０Ａの多結晶Ｓｉ（シリコン）層２１をＣＶＤ （Ｃｈ
ｅｍｊｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により形成する。この多結晶Ｓｉ層をホトレジスト
９２２’？マスクとして選択的にエツチング（パターニ
ング）し、一方周辺トランジスタのゲート電極Ｇ、、Ｇ
、、Ｇ、および配線層Ｌ１を形成する（第１１図参照）
。この多結晶Ｓｉ層２１．ゲート電極Ｇ、、Ｇ、、Ｇ、
および配線層り、にはあらかじめリンを導入（ドープ）
しておきそれらの層および電極の低抵抗化を計る。しか
し、ホトレジスト膜２２除去後にリン導入を行なっても
よい。
ート電極９周辺回路部のトランジスタのゲート電極及び
必要な配線層を形成するために基板１０上に厚さ３５０
０Ａの多結晶Ｓｉ（シリコン）層２１をＣＶＤ （Ｃｈ
ｅｍｊｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により形成する。この多結晶Ｓｉ層をホトレジスト
９２２’？マスクとして選択的にエツチング（パターニ
ング）し、一方周辺トランジスタのゲート電極Ｇ、、Ｇ
、、Ｇ、および配線層Ｌ１を形成する（第１１図参照）
。この多結晶Ｓｉ層２１．ゲート電極Ｇ、、Ｇ、、Ｇ、
および配線層り、にはあらかじめリンを導入（ドープ）
しておきそれらの層および電極の低抵抗化を計る。しか
し、ホトレジスト膜２２除去後にリン導入を行なっても
よい。
１ｉ１ ホトレジスト１ｌ１２２Ｙ除去し、又は多結
晶Ｓｉ層２１へのリン導入後、基板ｌＯをドライ０２雰
囲気中で加熱処理（１０００Ｃ，１１０分）する。
晶Ｓｉ層２１へのリン導入後、基板ｌＯをドライ０２雰
囲気中で加熱処理（１０００Ｃ，１１０分）する。
この結果、多結晶Ｓｉ層２１．ゲートを極Ｇ。
Ｇ、 、 Ｇ、及び配線層Ｌ８のそれぞれ表面は酸化さ
ｎてそれらの層及び電極上に厚さ約１２０ＯＡのＳｉＯ
２膜２３ａ、２３ｂ、２３ｃ、２３ｄ。
ｎてそれらの層及び電極上に厚さ約１２０ＯＡのＳｉＯ
２膜２３ａ、２３ｂ、２３ｃ、２３ｄ。
２３ｅが形成される。これら５ｉ０２膜は層間絶縁膜と
しての役目を果たすものである（第１２図参照）。
しての役目を果たすものである（第１２図参照）。
（ハ 第１２図に示された状態の基板１０上に第２層目
の多結晶ＳＳ層２４をＣＶＤ法により形成する。この多
結晶Ｓｉ層２４の厚さは約３５０ＯＡである。この後、
多結晶Ｓｉ層２４内にリン？ドープして低抵抗化した後
ホトレジスト＠２５をマスクとし【多結晶Ｓｉ層２４，
５ｉ０２膜２３ａｔ多結晶Ｓｉ層２１及びゲート５ｉＯ
１膜１６ａ’ｉｒ頭次選択的にエツチング（パターニン
グ）し、メモリトランジスタのコントロールゲート電極
ＣＧ、。
の多結晶ＳＳ層２４をＣＶＤ法により形成する。この多
結晶Ｓｉ層２４の厚さは約３５０ＯＡである。この後、
多結晶Ｓｉ層２４内にリン？ドープして低抵抗化した後
ホトレジスト＠２５をマスクとし【多結晶Ｓｉ層２４，
５ｉ０２膜２３ａｔ多結晶Ｓｉ層２１及びゲート５ｉＯ
１膜１６ａ’ｉｒ頭次選択的にエツチング（パターニン
グ）し、メモリトランジスタのコントロールゲート電極
ＣＧ、。
ＣＧ、及びフローティングゲートＦＧ、、ＦＧ。
を形成する。なお周辺部はそのまま残しておく（第１３
図参照）。
図参照）。
（ｋ） ホトレジスト膜２５を除去し、さらに新たに
形成したホトレジストｉｌｌ！２６をマスクとして多結
晶Ｓｉ層２４を選択的にパターニングし、周辺部のトラ
ンジスタ間の相互接続を行うための配線層り、、Ｌ、及
び高耐圧ＭＩＳ型トランジスタのオフセットゲート電極
Ｇ、を形成する。モしてさらに、＠出する５ｉｆｔ膜２
３ ｂ、 ２３ ｃ、 ２３ ｅ及びグー）ＳｉＯ１膜
１６ｂ、１６ｃ、１６ｄを完全にエツチング除去してし
まう（第１４図−照）。
形成したホトレジストｉｌｌ！２６をマスクとして多結
晶Ｓｉ層２４を選択的にパターニングし、周辺部のトラ
ンジスタ間の相互接続を行うための配線層り、、Ｌ、及
び高耐圧ＭＩＳ型トランジスタのオフセットゲート電極
Ｇ、を形成する。モしてさらに、＠出する５ｉｆｔ膜２
３ ｂ、 ２３ ｃ、 ２３ ｅ及びグー）ＳｉＯ１膜
１６ｂ、１６ｃ、１６ｄを完全にエツチング除去してし
まう（第１４図−照）。
（１） ホトレジスト膜２６！除去した後、露出する
基板ｌＯをドライＯ１中で１０００Ｃ，２０分加熱する
ことにより表面に約３０ＯＡのＳｉＱ、膜を形成した後
上記Ｓｉｎ、膜？通してｎ型決定不純物（ドナー）例え
ばリンあるいはヒ素をイオン打込みにより基板表面に導
入し、その後拡散加熱を行なってｎ＋＋ソース領域”１
１ Ｓｔ ｔ ｓ、ＩＳ４及びｎ＋型トドレイン領域、
、Ｄ、、Ｄ、。
基板ｌＯをドライＯ１中で１０００Ｃ，２０分加熱する
ことにより表面に約３０ＯＡのＳｉＱ、膜を形成した後
上記Ｓｉｎ、膜？通してｎ型決定不純物（ドナー）例え
ばリンあるいはヒ素をイオン打込みにより基板表面に導
入し、その後拡散加熱を行なってｎ＋＋ソース領域”１
１ Ｓｔ ｔ ｓ、ＩＳ４及びｎ＋型トドレイン領域、
、Ｄ、、Ｄ、。
Ｄ４を自己整合的に形成する（第１５図参照）。
なお、引伸し拡散は、工程ｆｎ）のＰＳＧ膜デボ後の熱
処理により行なってもよい。また、上記イオン打込みに
よる不純物の導入の代りに、ホトレジスト膜２６を除去
した後、露出する基板１０表面内圧リンあるいはヒ素！
デポジットしさらに引伸し拡散を行ないソース領域Ｓ、
、Ｓ、・・・及びドレイン領域り、、Ｄ、・・・を形成
するよう忙してもよい。
処理により行なってもよい。また、上記イオン打込みに
よる不純物の導入の代りに、ホトレジスト膜２６を除去
した後、露出する基板１０表面内圧リンあるいはヒ素！
デポジットしさらに引伸し拡散を行ないソース領域Ｓ、
、Ｓ、・・・及びドレイン領域り、、Ｄ、・・・を形成
するよう忙してもよい。
こｎら領域の深さは０．３〜０．５μｍであり、表面不
純物濃度は１０１６〜１０ ａｔｏｍｓ／ｍである。
純物濃度は１０１６〜１０ ａｔｏｍｓ／ｍである。
さらに酸化を行ない露出するゲート電極（ＣＧ、。
ＣＧ、、Ｃ，、Ｇ２・・・）、配線層（Ｌ、、Ｌ、）。
ソース領域（Ｓ、、Ｓ、・・・）、ドレイン領域（Ｄｌ
。
。
Ｄ、−）の表面ＫＳｉＯ，膜２７ａ、２７ｂを厚さ約１
０００Ａ［ｒｚるよ５に形成する（第１５図参照）。
０００Ａ［ｒｚるよ５に形成する（第１５図参照）。
− ホトレジスト＠２８′ｆ？！−マスクとしてソース
領域及びドレイン領域上のＳｉＯ！膜２７ｂを選択的に
エツチング除去する（第１６図参照）。
領域及びドレイン領域上のＳｉＯ！膜２７ｂを選択的に
エツチング除去する（第１６図参照）。
（ｎ） ホトレジスト膜２８を除去した後、基板１０
止にリン・シリケートガラス（ＰＳＧ）［２９を形成す
る。このＰＳＧ膜２９の厚さは６０００Ａ程度である。
止にリン・シリケートガラス（ＰＳＧ）［２９を形成す
る。このＰＳＧ膜２９の厚さは６０００Ａ程度である。
そしてホトレジスト膜３０をマスクとしてこのＰＳＧ膜
２９を選択的にエツチング除去し、コンタクトホー／Ｌ
／Ｈ，、Ｈ，、Ｈ，、・・・を形成する（第１７図参照
）。
２９を選択的にエツチング除去し、コンタクトホー／Ｌ
／Ｈ，、Ｈ，、Ｈ，、・・・を形成する（第１７図参照
）。
（ｏｆ ホトレジスト膜３０を除去した後、ＡＡ（ア
ルミニウム）を基板１０上に蒸着し、そしてこの人ｐを
パターニングすることにより配線層３１を形成する（第
１８図参照）。なお、図示されていないか高耐圧エンハ
ンスメント型ＭＩＤ）ランジ冬夕のゲート電極Ｇ、、Ｇ
４は上記ＡＡ配縁組層よって接続さｎる。
ルミニウム）を基板１０上に蒸着し、そしてこの人ｐを
パターニングすることにより配線層３１を形成する（第
１８図参照）。なお、図示されていないか高耐圧エンハ
ンスメント型ＭＩＤ）ランジ冬夕のゲート電極Ｇ、、Ｇ
４は上記ＡＡ配縁組層よって接続さｎる。
以よの方法により第１８図に示すごとくメモリ部トラン
ジスタＱ＋ 、Ｑｔおよび周辺部トランジスタである読
出し用エンハンスメント型ＭＩＳトランジスタＱＥ、書
込み用ディプリッション型Ｍ工ＳトランジスタＱＤ、高
１を圧エンハンスメント型Ｍ工ＳトランジスタＱＥ２が
形成される。
ジスタＱ＋ 、Ｑｔおよび周辺部トランジスタである読
出し用エンハンスメント型ＭＩＳトランジスタＱＥ、書
込み用ディプリッション型Ｍ工ＳトランジスタＱＤ、高
１を圧エンハンスメント型Ｍ工ＳトランジスタＱＥ２が
形成される。
上記実施例で述べた本発明の作用効果は以下のように説
明される。
明される。
（１） 厚さの異なるゲート５ｉ０２膜を同一基板（
チップ）Ｋ形成することができ、又、メモリ部トランジ
スタの１層目の多結晶Ｓｉ層を周辺回路のトランジスタ
のゲート電極とすることで、メモリ部トランジスタの層
間ＳｉＯ，膜を形成する際（工程（ｉ）リンドープした
多結晶Ｓｉ層からのリンのアウトデイフュージョンがあ
ってもゲート電極下の基板に不純物がドープされること
をくしきい値ｖｔｈが安定である。
チップ）Ｋ形成することができ、又、メモリ部トランジ
スタの１層目の多結晶Ｓｉ層を周辺回路のトランジスタ
のゲート電極とすることで、メモリ部トランジスタの層
間ＳｉＯ，膜を形成する際（工程（ｉ）リンドープした
多結晶Ｓｉ層からのリンのアウトデイフュージョンがあ
ってもゲート電極下の基板に不純物がドープされること
をくしきい値ｖｔｈが安定である。
＋２１ 薄いゲート５ｉ０２膜下の基板（領域Ａ、Ｂ
）Ｋはボロンの２度のイオン打込みが行なわれ、−方、
厚いゲー）Ｓｉ０ｇ膜下の基板（領域Ｃ，Ｄ）にはボロ
ンは１度イオン打込みされるだけであるため、薄いゲー
ト５ｉＯｓ膜のＭＯＳトランジスタは短いチャネル化が
可能であり、又、厚いゲート５ｉ０２膜のＭＯＳトラン
ジスタはしきい値Ｖｔｈを任意に設定できる。工程ｉｅ
ｌのホトレジストをイオン打込み及びＳｉＯ，膜エッチ
の両方に共用し、工程数を低減できる。
）Ｋはボロンの２度のイオン打込みが行なわれ、−方、
厚いゲー）Ｓｉ０ｇ膜下の基板（領域Ｃ，Ｄ）にはボロ
ンは１度イオン打込みされるだけであるため、薄いゲー
ト５ｉＯｓ膜のＭＯＳトランジスタは短いチャネル化が
可能であり、又、厚いゲート５ｉ０２膜のＭＯＳトラン
ジスタはしきい値Ｖｔｈを任意に設定できる。工程ｉｅ
ｌのホトレジストをイオン打込み及びＳｉＯ，膜エッチ
の両方に共用し、工程数を低減できる。
（３１メモリ部トランジスタのｊ間ＳｉＯ，膜の厚さを
他のゲー）ＳｉＯ，膜とは別に形成できるため、任意の
厚に設定でき、メモリ部トランジスタの特性を周辺部の
それから独立して決定できる。
他のゲー）ＳｉＯ，膜とは別に形成できるため、任意の
厚に設定でき、メモリ部トランジスタの特性を周辺部の
それから独立して決定できる。
（４１高耐圧ＭＯＳトランジスタの２層のゲート電極を
メモリ部のゲート電極形成と並行して形成することがで
きる。周辺部ＭＯＳトランジスタのゲート電極をメモリ
部ＭＯ８）ランジスタの多結晶Ｓｉ２層ゲート電極のう
ち１層目のゲート電極もしくは２層目のゲート電極形成
時の多結晶Ｓｉのみを利用して形成しようとする場合第
１８図で示すような第１層ゲート電極の上に第２層ゲー
ト電極が中ば重なって形成される２層ゲート電極を有す
る集積回路装置の製造ができなくなる。
メモリ部のゲート電極形成と並行して形成することがで
きる。周辺部ＭＯＳトランジスタのゲート電極をメモリ
部ＭＯ８）ランジスタの多結晶Ｓｉ２層ゲート電極のう
ち１層目のゲート電極もしくは２層目のゲート電極形成
時の多結晶Ｓｉのみを利用して形成しようとする場合第
１８図で示すような第１層ゲート電極の上に第２層ゲー
ト電極が中ば重なって形成される２層ゲート電極を有す
る集積回路装置の製造ができなくなる。
本発明の他の新規な半導体集積回路装置の製造法によれ
ば、同一半導体基板上に異なる膜厚のゲート酸化膜を形
成するためにゲート電極として同時に並行して形成する
メモリ部２層多結晶Ｓｉゲートトランジスタの２層目の
多結晶Ｓｉ＃’Ｙ用いるものである。
ば、同一半導体基板上に異なる膜厚のゲート酸化膜を形
成するためにゲート電極として同時に並行して形成する
メモリ部２層多結晶Ｓｉゲートトランジスタの２層目の
多結晶Ｓｉ＃’Ｙ用いるものである。
次に本発明なりＦＲＯＭ！Ｉｆ：置に適用した他の例（
実施例２）を第１９図乃至第２６図に示さｒた工程断面
図にそって以下に説明する。
実施例２）を第１９図乃至第２６図に示さｒた工程断面
図にそって以下に説明する。
実施例２
１ａｌ 実施例１の工程＋ａｌ〜ｔｄｌと同様に行な
い第１９図に示すようにｐ型Ｓｉ基板４０表面にフィル
ドＳｉ０ｇ膜４１ ａ ＊ ４ ｌ ｂ ＋ ４１ ｃ
を形成しゲート酸化によりゲートＳｔ、、膜４２ ａ
＋ ４２ ｂ ＋４２ｃを５００Ａ以下の厚さに形成す
る。なお同図において領域Ａをメモリトランジスタ部、
領域Ｂ−８−読出し回路とをる低電圧（５ｖ）部、領域
Ｃは書込み回路とをる高電圧（２５Ｖ）部である。
い第１９図に示すようにｐ型Ｓｉ基板４０表面にフィル
ドＳｉ０ｇ膜４１ ａ ＊ ４ ｌ ｂ ＋ ４１ ｃ
を形成しゲート酸化によりゲートＳｔ、、膜４２ ａ
＋ ４２ ｂ ＋４２ｃを５００Ａ以下の厚さに形成す
る。なお同図において領域Ａをメモリトランジスタ部、
領域Ｂ−８−読出し回路とをる低電圧（５ｖ）部、領域
Ｃは書込み回路とをる高電圧（２５Ｖ）部である。
ここで必要に応じてメモリトランジスタ部（領域Ａ）の
みにボロンイオン打込みｔゲー）ＳｉＯ１膜４２ａを通
して行なう。
みにボロンイオン打込みｔゲー）ＳｉＯ１膜４２ａを通
して行なう。
（ｂｌ メモリ部のフローティングゲート（ＦＧ）を
形感するために基板４０上に厚さ３５００Ａのリンドー
プ多結晶Ｓｉ層４３ＹＣＶＤ法により形成し、図示さｎ
ＴＫいホトレジスト膜マスクによりバターニングしてメ
モリ部のフローティングゲートなる多結晶Ｓｉ層４３の
一部ＧＦを残して他の部分、他の領域（Ｂ、Ｃ）の多結
晶５ｉｉｉを除去し、さらにその下のゲートＳｉｎ、膜
をエッチ除去してＳｉ基板４０表面を露出させる（第２
０図参照）ｉｃｌ 第２回のゲート酸化を行なう。こ
の工程ではドープ不純物（リン）のアウトデイフュージ
ョンを考慮し、まず低温（８０（１）でスチーム酸化を
１０分行なってメモリ部（領域Ａ）の多結晶Ｓｉ層４３
上に５００Ａ、Ｓｉ基板（領域Ａ、Ｂ、Ｃ）表面に１０
０ＡのＳｉｎ、を形成した後、５ｉ０１のライトエッチ
を行なって、多結晶Ｓｉ層表面のＳｉｎ、膜厚な３０Ｏ
Ａ、Ｓｉ基板表面なＯとする。次いでゲート酸化ｙ１０
００ｃドライ０２雰囲気で１１０分行なうことにより多
結晶Ｓｉ層表面に膜厚１３００ＡのＳｉｎ、膜（層間Ｓ
ｉｎｇｍ）４４．基板上に８０ＯＡのＳ ｒ ０２１１
１ （ゲートＳｉｎ、膜）４５ａ、４５ｂ、４５ｃを形
成する。このあと領域Ａ、領領域の表面のみを覆うよう
にホトレジスト［４６ａ、４６ｂのバターニングを行な
い、ボロンイオン打込みをゲートＳｉｎ。
形感するために基板４０上に厚さ３５００Ａのリンドー
プ多結晶Ｓｉ層４３ＹＣＶＤ法により形成し、図示さｎ
ＴＫいホトレジスト膜マスクによりバターニングしてメ
モリ部のフローティングゲートなる多結晶Ｓｉ層４３の
一部ＧＦを残して他の部分、他の領域（Ｂ、Ｃ）の多結
晶５ｉｉｉを除去し、さらにその下のゲートＳｉｎ、膜
をエッチ除去してＳｉ基板４０表面を露出させる（第２
０図参照）ｉｃｌ 第２回のゲート酸化を行なう。こ
の工程ではドープ不純物（リン）のアウトデイフュージ
ョンを考慮し、まず低温（８０（１）でスチーム酸化を
１０分行なってメモリ部（領域Ａ）の多結晶Ｓｉ層４３
上に５００Ａ、Ｓｉ基板（領域Ａ、Ｂ、Ｃ）表面に１０
０ＡのＳｉｎ、を形成した後、５ｉ０１のライトエッチ
を行なって、多結晶Ｓｉ層表面のＳｉｎ、膜厚な３０Ｏ
Ａ、Ｓｉ基板表面なＯとする。次いでゲート酸化ｙ１０
００ｃドライ０２雰囲気で１１０分行なうことにより多
結晶Ｓｉ層表面に膜厚１３００ＡのＳｉｎ、膜（層間Ｓ
ｉｎｇｍ）４４．基板上に８０ＯＡのＳ ｒ ０２１１
１ （ゲートＳｉｎ、膜）４５ａ、４５ｂ、４５ｃを形
成する。このあと領域Ａ、領領域の表面のみを覆うよう
にホトレジスト［４６ａ、４６ｂのバターニングを行な
い、ボロンイオン打込みをゲートＳｉｎ。
膜４５ｂを通して領域Ｂの基板表面に対して行なう（第
２１図参照） ｌｄｌ 領域ＢのゲートＳｉｎ、膜４５ｂをエッチ除
去してボロン打込みさハた基板表面４０を露出する。な
お、このＳｉｎ、膜エッチ時に領域Ａ上のホトレジスト
膜４６ａはメモリＭＯ８）ランジスタの特性に応じてか
けるかかけないかを任意に選ぶことになる（第２２図参
照） （ｅｌ ホトレジスト膜を取り去り再びゲート酸化を
１０００Ｃ，ドライＯｔ雰囲気で６０分行なうことによ
り、領域Ａの多結晶Ｓｉ層４３表面には膜厚１６００Ａ
の層間５ｉＯｚ膜４７ａ’＆、領域８表面には膜厚５０
０ＡのゲートＳ ｒ ０２膜４７ｂｔ、領域Ｃ表面には
膜厚１０００Ａのゲート５ｉｎ２膜４７Ｃ？そｎぞれ形
成する。この後、ボロンイオン打込みを行なうことによ
り、領域８表面の不純物濃度４Ｘ１０”ａｔｏｍｓ／ｄ
、領域Ｃｉ面の不純物濃度２ Ｘ １０ ” ａ ｔｏ
ｍｓ ／−を得る（第２３図参照）。
２１図参照） ｌｄｌ 領域ＢのゲートＳｉｎ、膜４５ｂをエッチ除
去してボロン打込みさハた基板表面４０を露出する。な
お、このＳｉｎ、膜エッチ時に領域Ａ上のホトレジスト
膜４６ａはメモリＭＯ８）ランジスタの特性に応じてか
けるかかけないかを任意に選ぶことになる（第２２図参
照） （ｅｌ ホトレジスト膜を取り去り再びゲート酸化を
１０００Ｃ，ドライＯｔ雰囲気で６０分行なうことによ
り、領域Ａの多結晶Ｓｉ層４３表面には膜厚１６００Ａ
の層間５ｉＯｚ膜４７ａ’＆、領域８表面には膜厚５０
０ＡのゲートＳ ｒ ０２膜４７ｂｔ、領域Ｃ表面には
膜厚１０００Ａのゲート５ｉｎ２膜４７Ｃ？そｎぞれ形
成する。この後、ボロンイオン打込みを行なうことによ
り、領域８表面の不純物濃度４Ｘ１０”ａｔｏｍｓ／ｄ
、領域Ｃｉ面の不純物濃度２ Ｘ １０ ” ａ ｔｏ
ｍｓ ／−を得る（第２３図参照）。
（ｆｌ 第２３図に示された状態の基板４０上に第２
層目の多結晶Ｓｉ層４１１１ＣＶＤ法により約３５０Ｏ
Ａの厚さに形成した後、リンをドープして多結晶Ｓｉ層
４８を低抵抗化する。次いでホトレジスト膜４９を形成
しそのバターニングによって第２層の多結晶ＳｉＭ？選
択的にエッチし、領域Ａでメモリ部のコントロールゲー
トとをる多結晶ＳｉゲートＧｃ、領域Ｂで読出し部とを
る多結晶Ｓｉゲ−）Ｇ、、領域Ｃで書込み部とをる多結
晶ＳｉゲートＧ２をのこして他を除去する（第２４図参
照）。
層目の多結晶Ｓｉ層４１１１ＣＶＤ法により約３５０Ｏ
Ａの厚さに形成した後、リンをドープして多結晶Ｓｉ層
４８を低抵抗化する。次いでホトレジスト膜４９を形成
しそのバターニングによって第２層の多結晶ＳｉＭ？選
択的にエッチし、領域Ａでメモリ部のコントロールゲー
トとをる多結晶ＳｉゲートＧｃ、領域Ｂで読出し部とを
る多結晶Ｓｉゲ−）Ｇ、、領域Ｃで書込み部とをる多結
晶ＳｉゲートＧ２をのこして他を除去する（第２４図参
照）。
ｇ） メモリ部のコントロールゲートＧ ＣＹマスクと
して露出するＳｉｎ、膜４７ａとその下の多結晶Ｓｉ層
４３（ＧＦ）を選択的にエッチしてゲートの「重ね切り
」を行なう。このエツチングで領域Ａ、Ｂ、Ｃの基板表
面に露出するゲー）Ｓｉｎ２１１４７ｂ、４７ｃがエッ
チされるとともに基板表面が若干エッチされる（第２５
図参照）。
して露出するＳｉｎ、膜４７ａとその下の多結晶Ｓｉ層
４３（ＧＦ）を選択的にエッチしてゲートの「重ね切り
」を行なう。このエツチングで領域Ａ、Ｂ、Ｃの基板表
面に露出するゲー）Ｓｉｎ２１１４７ｂ、４７ｃがエッ
チされるとともに基板表面が若干エッチされる（第２５
図参照）。
＋ｈｌ 全面にリンまたはヒ素をデポジットしさらに
引伸し拡散を行なうことによりｎ＋型ソース領域Ｓ、、
Ｓ、及びｎ＋型ドレイン領域り、、Ｄ、を形成すると同
時に各多結晶Ｓｉゲートにリンｔドープし、かつ、その
表面にＳｉｎ、膜５０を形成する（第２６図参照）。
引伸し拡散を行なうことによりｎ＋型ソース領域Ｓ、、
Ｓ、及びｎ＋型ドレイン領域り、、Ｄ、を形成すると同
時に各多結晶Ｓｉゲートにリンｔドープし、かつ、その
表面にＳｉｎ、膜５０を形成する（第２６図参照）。
なお、リンまたはヒ素のデポジションの代りに基板を熱
酸化して５ｉＯ１膜を形放し次いでリンまたはヒ素のイ
オン打込みを行ない、その後拡散を行なってもよい。
酸化して５ｉＯ１膜を形放し次いでリンまたはヒ素のイ
オン打込みを行ない、その後拡散を行なってもよい。
この後は実施例１の工程（ホ）（第１６図〜第１８図）
と同様に行なう。
と同様に行なう。
上記プロセスによって同−Ｓｉチップ上の周辺回路部に
厚さの異なるゲート５ｉｎ２膜を有し、スタが得られる
。
厚さの異なるゲート５ｉｎ２膜を有し、スタが得られる
。
上記実施例で述べた本発明の作用効果は以下のように説
明される。
明される。
（１１メモリ部の２層ゲートの第２層多結晶Ｓｉ層のみ
を周辺部のゲートとして利用するためプロセスを簡易化
できる。
を周辺部のゲートとして利用するためプロセスを簡易化
できる。
（２）メモリ部の第１ゲー）Ｓｉｎ、膜は周辺部と関り
ないのでその膜厚を任意に選ぶことができる。
ないのでその膜厚を任意に選ぶことができる。
（３）ゲー）Ｓｉｎ、膜下のＶｔｈの調整につ℃・ては
実施例１の場合と同様の効果が得られる。
実施例１の場合と同様の効果が得られる。
本発明は前記実施例以外に種々の変形例をもち得るもの
である。例えば第２Ｆ？４目の多結晶Ｓｉ層はＭ。（モ
リブデン等の金属材料からなる導体層を用いることも可
能である。Ｍｏは高融点金属であるため、ソース、ドレ
イン領域形成の不純物マスクとしての役目をはだすこと
ができる。またこのような金属材料によって形成された
配線層は多結晶Ｓｉよりなる配線層に比して低いシート
抵抗値をもっており、ＥＰＲＯＭ装置のスイッチングス
ピードを向上させることができる。
である。例えば第２Ｆ？４目の多結晶Ｓｉ層はＭ。（モ
リブデン等の金属材料からなる導体層を用いることも可
能である。Ｍｏは高融点金属であるため、ソース、ドレ
イン領域形成の不純物マスクとしての役目をはだすこと
ができる。またこのような金属材料によって形成された
配線層は多結晶Ｓｉよりなる配線層に比して低いシート
抵抗値をもっており、ＥＰＲＯＭ装置のスイッチングス
ピードを向上させることができる。
ところで、本発明に係るメモリアレイ部２（第１図診照
）は第２７図に示す平面図の如（構成されている。この
第２７図において、１５はフィルド５ｉｎｔ膜である。
）は第２７図に示す平面図の如（構成されている。この
第２７図において、１５はフィルド５ｉｎｔ膜である。
ＣＧは多結晶Ｓｉより成るコントロールゲートでワード
線を構成する。ＦＧはフローティングゲート電極である
。
線を構成する。ＦＧはフローティングゲート電極である
。
Ｂ、、Ｂ、はＡ！より成るビット線である。第２７図に
おけるＡ−、Ａ 切断断面をみると第１８図の領域Ａ
の如き構造とをっている。そして、第２７図におけるＢ
−Ｂ 切断断面図を入ると第２８図の如き構造とをっ
ている。
おけるＡ−、Ａ 切断断面をみると第１８図の領域Ａ
の如き構造とをっている。そして、第２７図におけるＢ
−Ｂ 切断断面図を入ると第２８図の如き構造とをっ
ている。
第１図は本発明に係るＥＰＲＯＭ装置の概略平面図、第
２図及び第３図は本発明の原理的構造を示す断面図、第
４図乃至第１８図は本発明に係るＥＰＲＯＭ装置の製造
法の一つの実施例の工程断面図、第１９図乃至第２６図
は本発明に係るＥＰＲＯＭ装置の製造法の他の実施例の
工程断面図、第２７図は本発明に係るメモリアレイ部の
平面図、第２８図は第２７図に示すメモリアレイ部のＢ
−Ｂ切断面図である。 １・・・Ｓｉ半導体基板、２・・・メモリアレイ部、３
・・・入力回路部、４・・・出力回路部、５・・・デコ
ーダ回路部、６・・・ロジック回路部、７・・・ポンデ
ィングパッド、１０・・・ｐ型Ｓｉ基板、１１・・・Ｓ
ｉｎ、膜、１２・・・Ｓｉ、Ｎ４ 膜、１３・・・ホト
レジスト膜、１４ａ、１４ｂ、ｐ 型チャネルストッパ
、１５ａ＋１５ｂ・・・フィルド５ｉ０２膜、１６ａ、
１６ｂ−ゲート５ｉＯ２Ｂ、１７・・・ホトレジスト膜
、２１・・・多結晶Ｓｉ層、２２・・・ホトレジスト膜
、２３ａ。 ２３ｂ・・・５ｉ０２膜、２４・・・多結晶Ｓｉ層、２
５・・・ホトレジスト膜、２６・・・ホトレジスト膜、
２７ａ。 ２７ｂ・・・ＳｉＯ，膜、２８・・・ホトレジスト膜、
２９・・・ＰＳＧｐＪＸ、３０・・・ホトレジスト膜、
−３１・・・ＡＡ配線層、４０ ・ｐ型Ｓｉ基板、４１
ａ、４ ｌｂ・・・フィルド５ｉｎｔ膜、４２ａ 、
４２ｂ・・・ゲートＳ ｔ ０２ 膜、４３ ・・・多
結晶Ｓｉ層、４４−８ｉ０２膜、４５ａ、４５ｂ＋４５
ｃ＝・ＳｉＯ，膜、４６ａ。 ４６ ｂ−・・ホトレジスト膜、４７ａ、４７ｂ、４７
ｃ・・・ＳｉＯ，膜、４８・・・多結晶Ｓｉ層、４９・
・・ホトレジスト膜、ＳＯ・・・Ｓｉｎ、膜。 Ａ・・・メモリ部、Ｂ・・・周辺回路読出し部、Ｃ・・
・周辺回路書込み部、ＧＦ・・・浮遊ゲート電極、ＧＣ
・・・制御ゲート電極、Ｇ、 、 Ｇ、・・・ゲート電
極、Ｇ、。 Ｇ、・・・高耐圧部ゲート電極、Ｉｔｌ ・・・薄いゲ
ート絶縁膜、ＩＢ・・・厚いゲート絶縁膜、Ｌ、、Ｌ、
。 Ｌ、・・・多結晶Ｓｉ配線、Ｑｔ 、Ｑｔ・・・メモリ
用トランジスタ、Ｑ Ｅ ７． Ｑ Ｅ ｔ・・・エン
ハンスメントトランジスタ、ＱＤ・・・デイプリージョ
ントランジスタ、Ｓ、、Ｓ、・・・ンース頌域、Ｄ、、
Ｄ、・・・ドレイン領域。
２図及び第３図は本発明の原理的構造を示す断面図、第
４図乃至第１８図は本発明に係るＥＰＲＯＭ装置の製造
法の一つの実施例の工程断面図、第１９図乃至第２６図
は本発明に係るＥＰＲＯＭ装置の製造法の他の実施例の
工程断面図、第２７図は本発明に係るメモリアレイ部の
平面図、第２８図は第２７図に示すメモリアレイ部のＢ
−Ｂ切断面図である。 １・・・Ｓｉ半導体基板、２・・・メモリアレイ部、３
・・・入力回路部、４・・・出力回路部、５・・・デコ
ーダ回路部、６・・・ロジック回路部、７・・・ポンデ
ィングパッド、１０・・・ｐ型Ｓｉ基板、１１・・・Ｓ
ｉｎ、膜、１２・・・Ｓｉ、Ｎ４ 膜、１３・・・ホト
レジスト膜、１４ａ、１４ｂ、ｐ 型チャネルストッパ
、１５ａ＋１５ｂ・・・フィルド５ｉ０２膜、１６ａ、
１６ｂ−ゲート５ｉＯ２Ｂ、１７・・・ホトレジスト膜
、２１・・・多結晶Ｓｉ層、２２・・・ホトレジスト膜
、２３ａ。 ２３ｂ・・・５ｉ０２膜、２４・・・多結晶Ｓｉ層、２
５・・・ホトレジスト膜、２６・・・ホトレジスト膜、
２７ａ。 ２７ｂ・・・ＳｉＯ，膜、２８・・・ホトレジスト膜、
２９・・・ＰＳＧｐＪＸ、３０・・・ホトレジスト膜、
−３１・・・ＡＡ配線層、４０ ・ｐ型Ｓｉ基板、４１
ａ、４ ｌｂ・・・フィルド５ｉｎｔ膜、４２ａ 、
４２ｂ・・・ゲートＳ ｔ ０２ 膜、４３ ・・・多
結晶Ｓｉ層、４４−８ｉ０２膜、４５ａ、４５ｂ＋４５
ｃ＝・ＳｉＯ，膜、４６ａ。 ４６ ｂ−・・ホトレジスト膜、４７ａ、４７ｂ、４７
ｃ・・・ＳｉＯ，膜、４８・・・多結晶Ｓｉ層、４９・
・・ホトレジスト膜、ＳＯ・・・Ｓｉｎ、膜。 Ａ・・・メモリ部、Ｂ・・・周辺回路読出し部、Ｃ・・
・周辺回路書込み部、ＧＦ・・・浮遊ゲート電極、ＧＣ
・・・制御ゲート電極、Ｇ、 、 Ｇ、・・・ゲート電
極、Ｇ、。 Ｇ、・・・高耐圧部ゲート電極、Ｉｔｌ ・・・薄いゲ
ート絶縁膜、ＩＢ・・・厚いゲート絶縁膜、Ｌ、、Ｌ、
。 Ｌ、・・・多結晶Ｓｉ配線、Ｑｔ 、Ｑｔ・・・メモリ
用トランジスタ、Ｑ Ｅ ７． Ｑ Ｅ ｔ・・・エン
ハンスメントトランジスタ、ＱＤ・・・デイプリージョ
ントランジスタ、Ｓ、、Ｓ、・・・ンース頌域、Ｄ、、
Ｄ、・・・ドレイン領域。
Claims (1)
- １、一主面を有する第１導電型の半導体母体、上記一主
面を複数の所定領域に分割する絶縁膜、上記複数の所定
領域に形成された複数のＭＩＳ型トランジスタとを有し
、上記複数のトランジスタは高電圧で動作可能な第１の
エンハンスメント型トランジスタと低電圧で動作可能な
第２のエンハンスメント型トランジスタとを有すると共
に、上記第１のエンハンスメント型トランジスタのゲー
ト絶縁膜は上記第２のエンハンスメント型トランジスタ
のゲート絶縁膜よりも厚くかつ前記第１のエンハンスメ
ント型トランジスタのゲート電極は前記第２のエンハン
スメント型トランジスタのゲート電極と同一層で構成さ
れていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128810A JPH0296378A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128810A JPH0296378A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276080A Division JPS56120166A (en) | 1980-02-27 | 1980-02-27 | Semiconductor ic device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296378A true JPH0296378A (ja) | 1990-04-09 |
| JPH0568863B2 JPH0568863B2 (ja) | 1993-09-29 |
Family
ID=14993980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128810A Granted JPH0296378A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| WO2004023385A1 (ja) * | 2002-08-29 | 2004-03-18 | Renesas Technology Corp. | 半導体処理装置及びｉｃカード |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104276A (ja) * | 1975-03-12 | 1976-09-14 | Hitachi Ltd | Handotaishusekikairo |
| JPS53120383A (en) * | 1977-03-30 | 1978-10-20 | Fujitsu Ltd | Production of semiconductor device |
-
1989
- 1989-05-24 JP JP1128810A patent/JPH0296378A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104276A (ja) * | 1975-03-12 | 1976-09-14 | Hitachi Ltd | Handotaishusekikairo |
| JPS53120383A (en) * | 1977-03-30 | 1978-10-20 | Fujitsu Ltd | Production of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
| WO2004023385A1 (ja) * | 2002-08-29 | 2004-03-18 | Renesas Technology Corp. | 半導体処理装置及びｉｃカード |
| US8050085B2 (en) | 2002-08-29 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor processing device and IC card |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568863B2 (ja) | 1993-09-29 |
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