JPH04359562A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH04359562A JPH04359562A JP3160775A JP16077591A JPH04359562A JP H04359562 A JPH04359562 A JP H04359562A JP 3160775 A JP3160775 A JP 3160775A JP 16077591 A JP16077591 A JP 16077591A JP H04359562 A JPH04359562 A JP H04359562A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタとしては、例えばイン
バータとして使用されるＣＭＯＳＦＥＴが知られている
。このような薄膜トランジスタでは、同一平面にｐチャ
ネルトランジスタとｎチャネルトランジスタとを並べて
形成すると共に、ｐチャネルトランジスタのドレイン電
極とｎチャネルトランジスタのドレイン電極とを接続し
た構造となっている。
バータとして使用されるＣＭＯＳＦＥＴが知られている
。このような薄膜トランジスタでは、同一平面にｐチャ
ネルトランジスタとｎチャネルトランジスタとを並べて
形成すると共に、ｐチャネルトランジスタのドレイン電
極とｎチャネルトランジスタのドレイン電極とを接続し
た構造となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、同一平面にｐチャネ
ルトランジスタとｎチャネルトランジスタとを別々につ
まり一定の間隔をおいて形成しているので、両トランジ
スタの間に空間が生じ、ひいては占有面積が大きくなり
、小型化に限界があるという問題があった。この発明の
目的は、より一層の小型化を図ることのできる薄膜トラ
ンジスタおよびその製造方法を提供することにある。
このような薄膜トランジスタでは、同一平面にｐチャネ
ルトランジスタとｎチャネルトランジスタとを別々につ
まり一定の間隔をおいて形成しているので、両トランジ
スタの間に空間が生じ、ひいては占有面積が大きくなり
、小型化に限界があるという問題があった。この発明の
目的は、より一層の小型化を図ることのできる薄膜トラ
ンジスタおよびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】請求項１記載の発明は、
ｐチャネルトランジスタ用半導体層とｎチャネルトラン
ジスタ用半導体層とを同一平面に連続して設けると共に
、前記ｐチャネルトランジスタ用半導体層のドレイン領
域と前記ｎチャネルトランジスタ用半導体層のドレイン
領域とを隣接させるようにしたものである。請求項３記
載の発明は、同一平面にｐチャネルトランジスタ用半導
体層とｎチャネルトランジスタ用半導体層とを連続して
形成し、前記両半導体層上にゲート絶縁膜を形成し、前
記両半導体層の各チャネル領域に対応する部分の前記ゲ
ート絶縁膜上にｐチャネル用ゲート電極およびｎチャネ
ル用ゲート電極を形成し、アクセプタ不純物の注入によ
り前記ｐチャネル用ゲート電極の両側における前記ｐチ
ャネルトランジスタ用半導体層にソース領域およびドレ
イン領域を形成すると共に、ドナー不純物の注入により
前記ｎチャネル用ゲート電極の両側における前記ｎチャ
ネルトランジスタ用半導体層にソース領域およびドレイ
ン領域を形成し、且つ前記両ドレイン領域を隣接させ、
前記各ソース領域と接続されるｐチャネル用ソース電極
およびｎチャネル用ソース電極を形成すると共に、前記
両ドレイン領域の隣接部分と接続される１つの共通ドレ
イン電極を形成するようにしたものである。請求項４記
載の発明は、絶縁基板上に１つの共通ドレイン電極を形
成すると共に、前記共通ドレイン電極の両側における前
記絶縁基板上にｐチャネル用ソース電極およびｎチャネ
ル用ソース電極を形成し、前記共通ドレイン電極および
前記ｐチャネル用ソース電極を含む前記絶縁基板上と前
記共通ドレイン電極および前記ｎチャネル用ソース電極
を含む前記絶縁基板上とにｐチャネルトランジスタ用半
導体層とｎチャネルトランジスタ用半導体層とを連続し
て形成し、前記両半導体層上にゲート絶縁膜を形成し、
前記両半導体層の各チャネル領域に対応する部分の前記
ゲート絶縁膜上にｐチャネル用ゲート電極およびｎチャ
ネル用ゲート電極を形成し、アクセプタ不純物の注入に
より前記ｐチャネル用ゲート電極の両側における前記ｐ
チャネルトランジスタ用半導体層にソース領域およびド
レイン領域を形成すると共に、ドナー不純物の注入によ
り前記ｎチャネル用ゲート電極の両側における前記ｎチ
ャネルトランジスタ用半導体層にソース領域およびドレ
イン領域を形成し、且つ前記両ドレイン領域を隣接させ
てその隣接部分に前記共通ドレイン電極が接続されるよ
うにしたものである。
ｐチャネルトランジスタ用半導体層とｎチャネルトラン
ジスタ用半導体層とを同一平面に連続して設けると共に
、前記ｐチャネルトランジスタ用半導体層のドレイン領
域と前記ｎチャネルトランジスタ用半導体層のドレイン
領域とを隣接させるようにしたものである。請求項３記
載の発明は、同一平面にｐチャネルトランジスタ用半導
体層とｎチャネルトランジスタ用半導体層とを連続して
形成し、前記両半導体層上にゲート絶縁膜を形成し、前
記両半導体層の各チャネル領域に対応する部分の前記ゲ
ート絶縁膜上にｐチャネル用ゲート電極およびｎチャネ
ル用ゲート電極を形成し、アクセプタ不純物の注入によ
り前記ｐチャネル用ゲート電極の両側における前記ｐチ
ャネルトランジスタ用半導体層にソース領域およびドレ
イン領域を形成すると共に、ドナー不純物の注入により
前記ｎチャネル用ゲート電極の両側における前記ｎチャ
ネルトランジスタ用半導体層にソース領域およびドレイ
ン領域を形成し、且つ前記両ドレイン領域を隣接させ、
前記各ソース領域と接続されるｐチャネル用ソース電極
およびｎチャネル用ソース電極を形成すると共に、前記
両ドレイン領域の隣接部分と接続される１つの共通ドレ
イン電極を形成するようにしたものである。請求項４記
載の発明は、絶縁基板上に１つの共通ドレイン電極を形
成すると共に、前記共通ドレイン電極の両側における前
記絶縁基板上にｐチャネル用ソース電極およびｎチャネ
ル用ソース電極を形成し、前記共通ドレイン電極および
前記ｐチャネル用ソース電極を含む前記絶縁基板上と前
記共通ドレイン電極および前記ｎチャネル用ソース電極
を含む前記絶縁基板上とにｐチャネルトランジスタ用半
導体層とｎチャネルトランジスタ用半導体層とを連続し
て形成し、前記両半導体層上にゲート絶縁膜を形成し、
前記両半導体層の各チャネル領域に対応する部分の前記
ゲート絶縁膜上にｐチャネル用ゲート電極およびｎチャ
ネル用ゲート電極を形成し、アクセプタ不純物の注入に
より前記ｐチャネル用ゲート電極の両側における前記ｐ
チャネルトランジスタ用半導体層にソース領域およびド
レイン領域を形成すると共に、ドナー不純物の注入によ
り前記ｎチャネル用ゲート電極の両側における前記ｎチ
ャネルトランジスタ用半導体層にソース領域およびドレ
イン領域を形成し、且つ前記両ドレイン領域を隣接させ
てその隣接部分に前記共通ドレイン電極が接続されるよ
うにしたものである。
【０００５】
【作用】この発明によれば、ｐチャネルトランジスタ用
半導体層とｎチャネルトランジスタ用半導体層とを同一
平面に連続して設けると共に、ｐチャネルトランジスタ
用半導体層のドレイン領域とｎチャネルトランジスタ用
半導体層のドレイン領域とを隣接させているので、同一
平面にｐチャネルトランジスタとｎチャネルトランジス
タとを別々につまり一定の間隔をおいて形成する場合と
比較して、占有面積を小さくし、小型化を図ることがで
きる。
半導体層とｎチャネルトランジスタ用半導体層とを同一
平面に連続して設けると共に、ｐチャネルトランジスタ
用半導体層のドレイン領域とｎチャネルトランジスタ用
半導体層のドレイン領域とを隣接させているので、同一
平面にｐチャネルトランジスタとｎチャネルトランジス
タとを別々につまり一定の間隔をおいて形成する場合と
比較して、占有面積を小さくし、小型化を図ることがで
きる。
【０００６】
【実施例】図１〜図３はそれぞれこの発明の一実施例に
おけるＣＭＯＳＦＥＴ構造の薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、薄膜トランジスタの構造についてその製造
方法と併せ説明する。
おけるＣＭＯＳＦＥＴ構造の薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、薄膜トランジスタの構造についてその製造
方法と併せ説明する。
【０００７】まず、図１に示すように、セラミック又は
ガラス等からなる絶縁基板１の上面のＣＭＯＳＦＥＴ形
成領域に、６００℃程度の温度下で減圧ＣＶＤ法により
、ポリシリコンからなるｐチャネルトランジスタ用半導
体層２とｎチャネルトランジスタ用半導体層３とを１０
００Å程度の厚さで連続してパターン形成する。次に、
熱処理を施して両半導体層２、３の表面を直接酸化する
ことにより、図２に示すように、両半導体層２、３の表
面に酸化シリコンからなるゲート絶縁膜４を１２００Å
程度の厚さに形成する。この場合、両半導体層２、３の
酸化は両半導体層２、３の外部側と内部側にほぼ同じ速
度で進行するから、両半導体層２、３の膜厚が４５０Å
程度となる。次に、ｐチャネルトランジスタ用半導体層
２のｐチャネル領域５に対応する部分のゲート絶縁膜４
の上面およびｎチャネルトランジスタ用半導体層３のｎ
チャネル領域６に対応する部分のゲート絶縁膜４の上面
に、ＳｉＨ４とＰＨ３の混合ガスを用いた減圧ＣＶＤ法
により、リンイオンがドープされたポリシリコンからな
るｐチャネル用ゲート電極７およびｎチャネル用ゲート
電極８を４０００Å程度の厚さにパターン形成する。 次に、図示しないボロンイオン注入マスクを用いてボロ
ンイオン注入を加速エネルギ４０ｋｅＶ、ドーズ量３×
１０１５／ｃｍ２の条件下で行い、また同じく図示しな
いリンイオン注入マスクを用いてリンイオン注入を加速
エネルギ４３０ｋｅＶ、ドーズ量３×１０１５／ｃｍ２
の条件下で行い、この後９００℃程度の窒素ガス雰囲気
中で２０分間程度活性化を行うことにより、ｐチャネル
用ゲート電極７の両側におけるｐチャネルトランジスタ
用半導体層２にｐチャネル用ソース領域９およびｐチャ
ネル用ドレイン領域１０を形成し、またｎチャネル用ゲ
ート電極７の両側におけるｎチャネルトランジスタ用半
導体層３にｎチャネル用ソース領域１１およびｎチャネ
ル用ドレイン領域１２を形成する。この状態では、両半
導体層２、３のドレイン領域１０、１２は隣接している
。
ガラス等からなる絶縁基板１の上面のＣＭＯＳＦＥＴ形
成領域に、６００℃程度の温度下で減圧ＣＶＤ法により
、ポリシリコンからなるｐチャネルトランジスタ用半導
体層２とｎチャネルトランジスタ用半導体層３とを１０
００Å程度の厚さで連続してパターン形成する。次に、
熱処理を施して両半導体層２、３の表面を直接酸化する
ことにより、図２に示すように、両半導体層２、３の表
面に酸化シリコンからなるゲート絶縁膜４を１２００Å
程度の厚さに形成する。この場合、両半導体層２、３の
酸化は両半導体層２、３の外部側と内部側にほぼ同じ速
度で進行するから、両半導体層２、３の膜厚が４５０Å
程度となる。次に、ｐチャネルトランジスタ用半導体層
２のｐチャネル領域５に対応する部分のゲート絶縁膜４
の上面およびｎチャネルトランジスタ用半導体層３のｎ
チャネル領域６に対応する部分のゲート絶縁膜４の上面
に、ＳｉＨ４とＰＨ３の混合ガスを用いた減圧ＣＶＤ法
により、リンイオンがドープされたポリシリコンからな
るｐチャネル用ゲート電極７およびｎチャネル用ゲート
電極８を４０００Å程度の厚さにパターン形成する。 次に、図示しないボロンイオン注入マスクを用いてボロ
ンイオン注入を加速エネルギ４０ｋｅＶ、ドーズ量３×
１０１５／ｃｍ２の条件下で行い、また同じく図示しな
いリンイオン注入マスクを用いてリンイオン注入を加速
エネルギ４３０ｋｅＶ、ドーズ量３×１０１５／ｃｍ２
の条件下で行い、この後９００℃程度の窒素ガス雰囲気
中で２０分間程度活性化を行うことにより、ｐチャネル
用ゲート電極７の両側におけるｐチャネルトランジスタ
用半導体層２にｐチャネル用ソース領域９およびｐチャ
ネル用ドレイン領域１０を形成し、またｎチャネル用ゲ
ート電極７の両側におけるｎチャネルトランジスタ用半
導体層３にｎチャネル用ソース領域１１およびｎチャネ
ル用ドレイン領域１２を形成する。この状態では、両半
導体層２、３のドレイン領域１０、１２は隣接している
。
【０００８】次に、図３に示すように、全表面に、４０
０℃程度の温度下で常圧ＣＶＤ法により、ＰＳＧからな
る層間絶縁膜１３を７５００Å程度の厚さに形成し、こ
の後９００℃程度の窒素ガス雰囲気中で３分間程度リフ
ローする。次に、ｐチャネル用ソース領域９およびｎチ
ャネル用ソース領域１１に対応する部分の層間絶縁膜１
３およびゲート絶縁膜４にコンタクトホール１４、１５
を形成すると共に、ｐチャネル用ドレイン領域１０とｎ
チャネル用ドレイン領域１２との隣接部分に対応する部
分の層間絶縁膜１３およびゲート絶縁膜４にコンタクト
ホール１６を形成する。次に、両側のコンタクトホール
１４、１５を通してｐチャネル用ソース領域９およびｎ
チャネル用ソース領域１１と接続されるアルミニウムか
らなるｐチャネル用ソース電極１７およびｎチャネル用
ソース電極１８を層間絶縁膜１３の上面に１μｍ程度の
厚さにパターン形成すると共に、中央のコンタクトホー
ル１６を通してｐチャネル用ドレイン領域１０とｎチャ
ネル用ドレイン領域１２との隣接部分と接続される同じ
くアルミニウムからなる１つの共通ドレイン電極１９を
層間絶縁膜１３の上面に１μｍ程度の厚さにパターン形
成する。かくして、ＣＭＯＳＦＥＴ構造の薄膜トランジ
スタが製造される。
０℃程度の温度下で常圧ＣＶＤ法により、ＰＳＧからな
る層間絶縁膜１３を７５００Å程度の厚さに形成し、こ
の後９００℃程度の窒素ガス雰囲気中で３分間程度リフ
ローする。次に、ｐチャネル用ソース領域９およびｎチ
ャネル用ソース領域１１に対応する部分の層間絶縁膜１
３およびゲート絶縁膜４にコンタクトホール１４、１５
を形成すると共に、ｐチャネル用ドレイン領域１０とｎ
チャネル用ドレイン領域１２との隣接部分に対応する部
分の層間絶縁膜１３およびゲート絶縁膜４にコンタクト
ホール１６を形成する。次に、両側のコンタクトホール
１４、１５を通してｐチャネル用ソース領域９およびｎ
チャネル用ソース領域１１と接続されるアルミニウムか
らなるｐチャネル用ソース電極１７およびｎチャネル用
ソース電極１８を層間絶縁膜１３の上面に１μｍ程度の
厚さにパターン形成すると共に、中央のコンタクトホー
ル１６を通してｐチャネル用ドレイン領域１０とｎチャ
ネル用ドレイン領域１２との隣接部分と接続される同じ
くアルミニウムからなる１つの共通ドレイン電極１９を
層間絶縁膜１３の上面に１μｍ程度の厚さにパターン形
成する。かくして、ＣＭＯＳＦＥＴ構造の薄膜トランジ
スタが製造される。
【０００９】このように、この薄膜トランジスタでは、
絶縁基板１の上面にｐチャネルトランジスタ用半導体層
２とｎチャネルトランジスタ用半導体層３とを連続して
形成すると共に、ｐチャネルトランジスタ用半導体層２
のドレイン領域１０とｎチャネルトランジスタ用半導体
層３のドレイン領域１２とを隣接させているので、同一
平面にｐチャネルトランジスタとｎチャネルトランジス
タとを別々につまり一定の間隔をおいて形成する場合と
比較して、占有面積を小さくし、小型化を図ることがで
きる。
絶縁基板１の上面にｐチャネルトランジスタ用半導体層
２とｎチャネルトランジスタ用半導体層３とを連続して
形成すると共に、ｐチャネルトランジスタ用半導体層２
のドレイン領域１０とｎチャネルトランジスタ用半導体
層３のドレイン領域１２とを隣接させているので、同一
平面にｐチャネルトランジスタとｎチャネルトランジス
タとを別々につまり一定の間隔をおいて形成する場合と
比較して、占有面積を小さくし、小型化を図ることがで
きる。
【００１０】なお、上記実施例では、層間絶縁膜１３の
上面に両ソース電極１７、１８および共通ドレイン電極
１９を設けているが、これに限定されず、絶縁基板１と
両半導体層２、３との間に設けるようにしてもよい。こ
の場合、絶縁基板の上面に１つの共通ドレイン電極を形
成すると共に、この共通ドレイン電極の両側における絶
縁基板の上面にｐチャネル用ソース電極およびｎチャネ
ル用ソース電極を形成し、共通ドレイン電極およびｐチ
ャネル用ソース電極を含む絶縁基板の上面と共通ドレイ
ン電極およびｎチャネル用ソース電極を含む絶縁基板の
上面とにｐチャネルトランジスタ用半導体層とｎチャネ
ルトランジスタ用半導体層とを連続して形成し、両半導
体層の上面にゲート絶縁膜を形成し、両半導体層の各チ
ャネル領域に対応する部分のゲート絶縁膜の上面にｐチ
ャネル用ゲート電極およびｎチャネル用ゲート電極を形
成し、ボロンイオン注入によりｐチャネル用ゲート電極
の両側におけるｐチャネルトランジスタ用半導体層にソ
ース領域およびドレイン領域を形成すると共に、リンイ
オン注入によりｎチャネル用ゲート電極の両側における
ｎチャネルトランジスタ用半導体層にソース領域および
ドレイン領域を形成し、且つ両ドレイン領域を隣接させ
てその隣接部分に共通ドレイン電極が接続されるように
すればよい。また、ｐチャネルトランジスタおよびｎチ
ャネルトランジスタをＬＤＤ構造としてもよい。
上面に両ソース電極１７、１８および共通ドレイン電極
１９を設けているが、これに限定されず、絶縁基板１と
両半導体層２、３との間に設けるようにしてもよい。こ
の場合、絶縁基板の上面に１つの共通ドレイン電極を形
成すると共に、この共通ドレイン電極の両側における絶
縁基板の上面にｐチャネル用ソース電極およびｎチャネ
ル用ソース電極を形成し、共通ドレイン電極およびｐチ
ャネル用ソース電極を含む絶縁基板の上面と共通ドレイ
ン電極およびｎチャネル用ソース電極を含む絶縁基板の
上面とにｐチャネルトランジスタ用半導体層とｎチャネ
ルトランジスタ用半導体層とを連続して形成し、両半導
体層の上面にゲート絶縁膜を形成し、両半導体層の各チ
ャネル領域に対応する部分のゲート絶縁膜の上面にｐチ
ャネル用ゲート電極およびｎチャネル用ゲート電極を形
成し、ボロンイオン注入によりｐチャネル用ゲート電極
の両側におけるｐチャネルトランジスタ用半導体層にソ
ース領域およびドレイン領域を形成すると共に、リンイ
オン注入によりｎチャネル用ゲート電極の両側における
ｎチャネルトランジスタ用半導体層にソース領域および
ドレイン領域を形成し、且つ両ドレイン領域を隣接させ
てその隣接部分に共通ドレイン電極が接続されるように
すればよい。また、ｐチャネルトランジスタおよびｎチ
ャネルトランジスタをＬＤＤ構造としてもよい。
【００１１】
【発明の効果】以上説明したように、この発明によれば
、ｐチャネルトランジスタ用半導体層とｎチャネルトラ
ンジスタ用半導体層とを同一平面に連続して設けると共
に、ｐチャネルトランジスタ用半導体層のドレイン領域
とｎチャネルトランジスタ用半導体層のドレイン領域と
を隣接させているので、同一平面にｐチャネルトランジ
スタとｎチャネルトランジスタとを別々につまり一定の
間隔をおいて形成する場合と比較して、占有面積を小さ
くし、小型化を図ることができ、高集積化を図ることも
可能となる。
、ｐチャネルトランジスタ用半導体層とｎチャネルトラ
ンジスタ用半導体層とを同一平面に連続して設けると共
に、ｐチャネルトランジスタ用半導体層のドレイン領域
とｎチャネルトランジスタ用半導体層のドレイン領域と
を隣接させているので、同一平面にｐチャネルトランジ
スタとｎチャネルトランジスタとを別々につまり一定の
間隔をおいて形成する場合と比較して、占有面積を小さ
くし、小型化を図ることができ、高集積化を図ることも
可能となる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面にｐチャネルトランジス
タ用半導体層とｎチャネルトランジスタ用半導体層とを
連続して形成した状態の断面図。
の製造に際し、絶縁基板の上面にｐチャネルトランジス
タ用半導体層とｎチャネルトランジスタ用半導体層とを
連続して形成した状態の断面図。
【図２】同薄膜トランジスタの製造に際し、ゲート絶縁
膜およびゲート電極を形成した後イオン注入により各半
導体層にそれぞれソース領域およびドレイン領域を形成
した状態の断面図。
膜およびゲート電極を形成した後イオン注入により各半
導体層にそれぞれソース領域およびドレイン領域を形成
した状態の断面図。
【図３】同薄膜トランジスタの製造に際し、層間絶縁膜
およびコンタクトホールを形成した後ｐチャネル用ソー
ス電極、ｎチャネル用ソース電極および共通ドレイン電
極を形成した状態の断面図。
およびコンタクトホールを形成した後ｐチャネル用ソー
ス電極、ｎチャネル用ソース電極および共通ドレイン電
極を形成した状態の断面図。
１ 絶縁基板
２ ｐチャネルトランジスタ用半導体層３ ｎチャ
ネルトランジスタ用半導体層４ ゲート絶縁膜 ５ ｐチャネル領域 ６ ｎチャネル領域 ７ ｐチャネル用ゲート電極 ８ ｎチャネル用ゲート電極 ９ ｐチャネル用ソース領域 １０ ｐチャネル用ドレイン領域 １１ ｎチャネル用ソース領域 １２ ｎチャネル用ドレイン領域 １７ ｐチャネル用ソース電極 １８ ｎチャネル用ソース電極 １９ 共通ドレイン電極
ネルトランジスタ用半導体層４ ゲート絶縁膜 ５ ｐチャネル領域 ６ ｎチャネル領域 ７ ｐチャネル用ゲート電極 ８ ｎチャネル用ゲート電極 ９ ｐチャネル用ソース領域 １０ ｐチャネル用ドレイン領域 １１ ｎチャネル用ソース領域 １２ ｎチャネル用ドレイン領域 １７ ｐチャネル用ソース電極 １８ ｎチャネル用ソース電極 １９ 共通ドレイン電極
Claims (4)
- 【請求項１】 ｐチャネルトランジスタ用半導体層と
ｎチャネルトランジスタ用半導体層とを同一平面に連続
して設けると共に、前記ｐチャネルトランジスタ用半導
体層のドレイン領域と前記ｎチャネルトランジスタ用半
導体層のドレイン領域とを隣接させたことを特徴とする
薄膜トランジスタ。 - 【請求項２】 前記両ドレイン領域の隣接部分に１つ
の共通ドレイン電極を接続させたことを特徴とする請求
項１記載の薄膜トランジスタ。 - 【請求項３】 同一平面にｐチャネルトランジスタ用
半導体層とｎチャネルトランジスタ用半導体層とを連続
して形成し、前記両半導体層上にゲート絶縁膜を形成し
、前記両半導体層の各チャネル領域に対応する部分の前
記ゲート絶縁膜上にｐチャネル用ゲート電極およびｎチ
ャネル用ゲート電極を形成し、アクセプタ不純物の注入
により前記ｐチャネル用ゲート電極の両側における前記
ｐチャネルトランジスタ用半導体層にソース領域および
ドレイン領域を形成すると共に、ドナー不純物の注入に
より前記ｎチャネル用ゲート電極の両側における前記ｎ
チャネルトランジスタ用半導体層にソース領域およびド
レイン領域を形成し、且つ前記両ドレイン領域を隣接さ
せ、前記各ソース領域と接続されるｐチャネル用ソース
電極およびｎチャネル用ソース電極を形成すると共に、
前記両ドレイン領域の隣接部分と接続される１つの共通
ドレイン電極を形成することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項４】 絶縁基板上に１つの共通ドレイン電極
を形成すると共に、前記共通ドレイン電極の両側におけ
る前記絶縁基板上にｐチャネル用ソース電極およびｎチ
ャネル用ソース電極を形成し、前記共通ドレイン電極お
よび前記ｐチャネル用ソース電極を含む前記絶縁基板上
と前記共通ドレイン電極および前記ｎチャネル用ソース
電極を含む前記絶縁基板上とにｐチャネルトランジスタ
用半導体層とｎチャネルトランジスタ用半導体層とを連
続して形成し、前記両半導体層上にゲート絶縁膜を形成
し、前記両半導体層の各チャネル領域に対応する部分の
前記ゲート絶縁膜上にｐチャネル用ゲート電極およびｎ
チャネル用ゲート電極を形成し、アクセプタ不純物の注
入により前記ｐチャネル用ゲート電極の両側における前
記ｐチャネルトランジスタ用半導体層にソース領域およ
びドレイン領域を形成すると共に、ドナー不純物の注入
により前記ｎチャネル用ゲート電極の両側における前記
ｎチャネルトランジスタ用半導体層にソース領域および
ドレイン領域を形成し、且つ前記両ドレイン領域を隣接
させてその隣接部分に前記共通ドレイン電極が接続され
るようにしたことを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160775A JPH04359562A (ja) | 1991-06-06 | 1991-06-06 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160775A JPH04359562A (ja) | 1991-06-06 | 1991-06-06 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359562A true JPH04359562A (ja) | 1992-12-11 |
Family
ID=15722190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160775A Pending JPH04359562A (ja) | 1991-06-06 | 1991-06-06 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
-
1991
- 1991-06-06 JP JP3160775A patent/JPH04359562A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
| CN100426527C (zh) * | 2004-05-24 | 2008-10-15 | 三星Sdi株式会社 | 薄膜晶体管衬底和其制造方法 |
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