JPH01265542A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は同一のポリシリコン層中にｎ型領域とｎ型領域
が混在している半導体装置に関する。
が混在している半導体装置に関する。
（従来の技術〉
一般に、ＭＯＳトランジスタの微細化のために、ｎチャ
ネル型ＭｏＳトランジスタのゲート電極にはｐ型のポリ
シリコン層が、ｎチャネル型ＭＯＳトランジスタのゲー
ト電極にはｎ型のポリシリコン層がそれぞれ用いられて
いる。また、半導体基板中に形成されたｎ型領域とポリ
シリコン層とのコンタクトをとる場合にはｐ型のポリシ
リコン層が、ｎ型領域とポリシリコン層とのコンタクト
をとる場合にはｎ型のポリシリコン層が用いられている
。このため、たとえば同一の半導体基板上にｎチャネル
型とｎチャネル型のＭＯＳトランジスタが形成される０
ＭＯ８型の半導体装置では、同一のポリシリコン層中に
ｎ型領域とｎ型領域とが混在している場合が多くなる。
ネル型ＭｏＳトランジスタのゲート電極にはｐ型のポリ
シリコン層が、ｎチャネル型ＭＯＳトランジスタのゲー
ト電極にはｎ型のポリシリコン層がそれぞれ用いられて
いる。また、半導体基板中に形成されたｎ型領域とポリ
シリコン層とのコンタクトをとる場合にはｐ型のポリシ
リコン層が、ｎ型領域とポリシリコン層とのコンタクト
をとる場合にはｎ型のポリシリコン層が用いられている
。このため、たとえば同一の半導体基板上にｎチャネル
型とｎチャネル型のＭＯＳトランジスタが形成される０
ＭＯ８型の半導体装置では、同一のポリシリコン層中に
ｎ型領域とｎ型領域とが混在している場合が多くなる。
ところで、ポリシリコン層は金属層に比べて比較的高い
シート抵抗をもつので、ポリシリコン層上にＴｉＳｉ２
等のシリサイド層を形成することが普通に行なわれてい
る。しかし、シリサイドは特にｎ型不純物の拡散係数が
大きいため、前記ポリシリコン層のｎ型領域に含まれる
不純物が前記シリサイド層を通じて前記ポリシリコン層
のｎ型領域に拡散し、前記ポリシリコン層のｎ型領域の
一部をｎ型化する。このため、たとえばＣＭＯ３舎虻 型の半導体装置では、 ＭＯＳ ｌ−ランジスタのし
きい値電圧が変動し、また半導体基板中に形成されたｎ
型領域とのコンタクト部では、埋め込みコンタクトのコ
ンタクト抵抗が増大する欠点がある。
シート抵抗をもつので、ポリシリコン層上にＴｉＳｉ２
等のシリサイド層を形成することが普通に行なわれてい
る。しかし、シリサイドは特にｎ型不純物の拡散係数が
大きいため、前記ポリシリコン層のｎ型領域に含まれる
不純物が前記シリサイド層を通じて前記ポリシリコン層
のｎ型領域に拡散し、前記ポリシリコン層のｎ型領域の
一部をｎ型化する。このため、たとえばＣＭＯ３舎虻 型の半導体装置では、 ＭＯＳ ｌ−ランジスタのし
きい値電圧が変動し、また半導体基板中に形成されたｎ
型領域とのコンタクト部では、埋め込みコンタクトのコ
ンタクト抵抗が増大する欠点がある。
第４図は、このような従来の半導体装置を示している。
これは、ｐ型シリコン基板４１中にｎウェル領域４２が
形成され、前記基板４１上には素子分離領域４３が形成
されている。この素子分離領ＷＪ、４３により分離され
た素子領域は、ｐチャネル型ＭＯＳトランジスタ４４ａ
の形成領域及びｎチャネル型ＭＯＳトランジスタ４４ｂ
の形成領域となっている。
形成され、前記基板４１上には素子分離領域４３が形成
されている。この素子分離領ＷＪ、４３により分離され
た素子領域は、ｐチャネル型ＭＯＳトランジスタ４４ａ
の形成領域及びｎチャネル型ＭＯＳトランジスタ４４ｂ
の形成領域となっている。
前記ｐチャネル型ＭＯＳトランジスタ４４ａの形成領域
には、前記ｎウェル領域４２の表面領域にソースあるい
はドレイン領域としてのｐ型拡散層領滅４５ａが形成さ
れ、前記ｎウェル領域４２上にゲート絶縁膜４Ｑａが形
成され、前記ゲート絶縁膜４６ａ上にｐ型ポリシリコン
４７ａが形成されている。また、前記ｎチャネル型ＭＯ
８トランジスタ４４ｂの形成領域には、前記基板４１の
表面領域にソースあるいはドレイン領域としてのｎ型拡
散層領域４５ｂが形成され、前記基板４１上にゲート絶
縁膜４６ｂが形成され、前記ゲート絶縁膜４６ｂ上にｎ
型ポリシリコン４７ｂが形成されている。前記ｐ型ポリ
シリコン４７ａ及びｎ型ポリシリコン４７ｂは同一のポ
リシリコン層から成り、このポリシリコン層上にはシリ
サイド層４８が形成されている。
には、前記ｎウェル領域４２の表面領域にソースあるい
はドレイン領域としてのｐ型拡散層領滅４５ａが形成さ
れ、前記ｎウェル領域４２上にゲート絶縁膜４Ｑａが形
成され、前記ゲート絶縁膜４６ａ上にｐ型ポリシリコン
４７ａが形成されている。また、前記ｎチャネル型ＭＯ
８トランジスタ４４ｂの形成領域には、前記基板４１の
表面領域にソースあるいはドレイン領域としてのｎ型拡
散層領域４５ｂが形成され、前記基板４１上にゲート絶
縁膜４６ｂが形成され、前記ゲート絶縁膜４６ｂ上にｎ
型ポリシリコン４７ｂが形成されている。前記ｐ型ポリ
シリコン４７ａ及びｎ型ポリシリコン４７ｂは同一のポ
リシリコン層から成り、このポリシリコン層上にはシリ
サイド層４８が形成されている。
第５図は、第４図に示した半導体装置におけるｎ型ポリ
シリコン４７ｂとρチャネル型ＭＯＳトランジスタ４４
ａのチャネル領域間との距離Ｘと、前記トランジスタ４
４ａのしきい値電圧ＶＴＩ−１の関係を示している。図
示するように、前記トランジスタ４４ａのしきい値電圧
ＶＴＨは、距離Ｘが無限大に離れていると仮定した場合
にくらべて５０％も変動している。
シリコン４７ｂとρチャネル型ＭＯＳトランジスタ４４
ａのチャネル領域間との距離Ｘと、前記トランジスタ４
４ａのしきい値電圧ＶＴＩ−１の関係を示している。図
示するように、前記トランジスタ４４ａのしきい値電圧
ＶＴＨは、距離Ｘが無限大に離れていると仮定した場合
にくらべて５０％も変動している。
（発明が解決しようとする課題）
このように、従来の半導体装置は、ｎ型領域とｎ型領域
が混在しているポリシリコン層上に形成されたシリサイ
ド層を通じて、前記ポリシリコン層のｎ型領域中の不純
物がｎ型領域中に拡散し、前記ポリシリコン層のｎ型領
域の一部をｎ型化していた。このため、０ＭＯ８型の半
導体装置では、ｐ５−？ネル型ＭＯＳトランジスタのし
きいｉ’ａｉ圧が変動し、半導体基板中に形成されたｎ
型領域とのコンタクト部では、埋め込みコンタクトのコ
ンタクト抵抗が増大する欠点がある。
が混在しているポリシリコン層上に形成されたシリサイ
ド層を通じて、前記ポリシリコン層のｎ型領域中の不純
物がｎ型領域中に拡散し、前記ポリシリコン層のｎ型領
域の一部をｎ型化していた。このため、０ＭＯ８型の半
導体装置では、ｐ５−？ネル型ＭＯＳトランジスタのし
きいｉ’ａｉ圧が変動し、半導体基板中に形成されたｎ
型領域とのコンタクト部では、埋め込みコンタクトのコ
ンタクト抵抗が増大する欠点がある。
よって、本発明の目的は、同一のポリシリコン層中にｎ
型領域とｎ型領域が混在していても、前記ポリシリコン
層のｎ型領域中の不純物がｎ型領域中に拡散し、あるい
はその逆によって、ＭＯＳトランジスタのしきい値電圧
を変動させたり、基板中に形成された不純物領域とのコ
ンタクト抵抗を増大させずに、前記ポリシリコン層を低
抵抗化できる半導体装置を提供することである。
型領域とｎ型領域が混在していても、前記ポリシリコン
層のｎ型領域中の不純物がｎ型領域中に拡散し、あるい
はその逆によって、ＭＯＳトランジスタのしきい値電圧
を変動させたり、基板中に形成された不純物領域とのコ
ンタクト抵抗を増大させずに、前記ポリシリコン層を低
抵抗化できる半導体装置を提供することである。
［発明の構成］
（課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体装置は、ｎ型領域とｎ型領
域が混在するポリシリコン層とシリサイド層との間に、
シリサイドよりも前記ポリシリコン層中の不純物の拡散
係数が小さい導電体層を介在させている。
成するために本発明の半導体装置は、ｎ型領域とｎ型領
域が混在するポリシリコン層とシリサイド層との間に、
シリサイドよりも前記ポリシリコン層中の不純物の拡散
係数が小さい導電体層を介在させている。
このような構成によれば、前記導電体層を設けることに
より、前記ポリシリコン層のｎ型領域中の不純物が前記
シリサイドを通してｎ型領域に拡散しなくなるので、半
導体装置の特性の変動をおこすことなく、前記ポリシリ
コン層の低抵抗化を達成することができる。
より、前記ポリシリコン層のｎ型領域中の不純物が前記
シリサイドを通してｎ型領域に拡散しなくなるので、半
導体装置の特性の変動をおこすことなく、前記ポリシリ
コン層の低抵抗化を達成することができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の半導体装置を示している。ｐ型シリコ
ン基板１１中にｎウェル領域１２が形成され、前記基板
１１上には素子分離領域１３が形成されている。この素
子分離領域１３により分離された素子領域は、ｐチャネ
ル型ＭＯＳトランジスタ１４ａの形成領域及びｎチャネ
ル型ＭＯ８）−ランジスタｉ４ｂの形成領域となってい
る。前記ｐチャネル型ＭＯＳトランジスタ１４ａの形成
領域には、前記ｎウェル領域１２の表面領域にソースあ
るいはドレイン領域としてのｐ型拡散層領域１５ａが形
成され、前記ｎウェル領域１２上にゲート絶縁１１１６
ａが形成され、前記ゲート絶縁膜ｔｅａ上にｐ型ポリシ
リコン１７ａが形成されている。また、前記ｎチャネル
型ＭＯ８）−ランジスタ１４ｂの形成領域には、前記基
板１１の表面領域にソースあるいはドレイン領域として
のｎ型拡散層領域１５ｂが形成され、前記基板１１上に
ゲート絶縁膜１６ｂが形成され、前記ゲート絶縁膜１６
ｂ上にｎ型ポリシリコン１７ｂが形成されている。前記
ｐ型ポリシリコン１７ａ及びｎ型ポリシリコン１７ｂ上
にシリサイドよりも前記ポリシリコン層中の不純物の拡
散係数が小さいＴｉＮ層１層厚８成され、前記ＴｉＮ層
１層上８上リサイド層１９が形成されている。前記ｐ型
ポリシリコンに７ａ及びｎ型ポリシリコン４７ｂは、同
一のポリシリコン層より成り、このポリシリコン層上に
形成されたＴｉＮ層１層厚８前記ポリシリコン層中の不
純物の拡散を防ぐ作用があり、前記ＴｉＮ層１層上８上
成されたシリサイド層１９は、前記ポリシリコン層のシ
ート抵抗を下げる働きをする。
ン基板１１中にｎウェル領域１２が形成され、前記基板
１１上には素子分離領域１３が形成されている。この素
子分離領域１３により分離された素子領域は、ｐチャネ
ル型ＭＯＳトランジスタ１４ａの形成領域及びｎチャネ
ル型ＭＯ８）−ランジスタｉ４ｂの形成領域となってい
る。前記ｐチャネル型ＭＯＳトランジスタ１４ａの形成
領域には、前記ｎウェル領域１２の表面領域にソースあ
るいはドレイン領域としてのｐ型拡散層領域１５ａが形
成され、前記ｎウェル領域１２上にゲート絶縁１１１６
ａが形成され、前記ゲート絶縁膜ｔｅａ上にｐ型ポリシ
リコン１７ａが形成されている。また、前記ｎチャネル
型ＭＯ８）−ランジスタ１４ｂの形成領域には、前記基
板１１の表面領域にソースあるいはドレイン領域として
のｎ型拡散層領域１５ｂが形成され、前記基板１１上に
ゲート絶縁膜１６ｂが形成され、前記ゲート絶縁膜１６
ｂ上にｎ型ポリシリコン１７ｂが形成されている。前記
ｐ型ポリシリコン１７ａ及びｎ型ポリシリコン１７ｂ上
にシリサイドよりも前記ポリシリコン層中の不純物の拡
散係数が小さいＴｉＮ層１層厚８成され、前記ＴｉＮ層
１層上８上リサイド層１９が形成されている。前記ｐ型
ポリシリコンに７ａ及びｎ型ポリシリコン４７ｂは、同
一のポリシリコン層より成り、このポリシリコン層上に
形成されたＴｉＮ層１層厚８前記ポリシリコン層中の不
純物の拡散を防ぐ作用があり、前記ＴｉＮ層１層上８上
成されたシリサイド層１９は、前記ポリシリコン層のシ
ート抵抗を下げる働きをする。
第２図は、第１図に示した半導体装置におけるｎ型ポリ
シリコン１７ｂとｐチャネル型ＭＯＳトランジスタ１４
ａのチャネル＠域間との距ａＸと、前記トランジスタ１
４ａのしきい値電圧ＶＴＨの関係を示している。図示す
るように、前記トランジスタ１４ａのしきい値電圧ＶＴ
）ｌは距離Ｘに関係なく一定であるので、ｎ型ポリシリ
コン１７ｂ中の不純物がｐ型ポリシリコン１７ａ中に拡
散していないことがわかる。
シリコン１７ｂとｐチャネル型ＭＯＳトランジスタ１４
ａのチャネル＠域間との距ａＸと、前記トランジスタ１
４ａのしきい値電圧ＶＴＨの関係を示している。図示す
るように、前記トランジスタ１４ａのしきい値電圧ＶＴ
）ｌは距離Ｘに関係なく一定であるので、ｎ型ポリシリ
コン１７ｂ中の不純物がｐ型ポリシリコン１７ａ中に拡
散していないことがわかる。
次に、上述した半導体装置の製造方法を周辺に形成され
る前記半導体装置も含めて第３図に示す。
る前記半導体装置も含めて第３図に示す。
まず、（ａ）図に示すように比抵抗ρ−１Ω・Ｃｎ１３
のｐ型シリコン基板２１中に濃度ｌＸ１０１ＴＣＩｌｌ
’３のｎウェル領域２２を形成する。その後、前記シ
リコン基板２１上に酸化膜を形成し、前記酸化膜上に窒
化膜を形成した後、前記窒化膜をバターニングする。そ
して、前記窒化膜をマスクに約１０００℃の熱酸化を行
い素子分離領域２３を形成し、前記窒化膜及び酸化膜を
除去する。さらに、ｎチャネル型ＭＯＳトランジスタ形
成領域及びｎチャネル型ＭＯＳトランジスタ形成領域に
、それぞれしきい値制御のためのイオン注入を行う。次
に、（ｂ）図に示すように前記シリコン基板２１の露出
面上にゲート酸化膜２４を約９００℃のｏ２雰囲気中で
２００人形成する。次に、（Ｃ）図に示すように全面に
ＬＰＣＶＤ法を用いてポリシリコン層２５を２０００人
程度堆積形成する。次に、（ｄ）図に示すようにｎチャ
ネル型ＭＯＳトランジスタ形成領域をレジスト２６で覆
い、ｎチャネル型ＭＯＳトランジスタ形成領域のポリシ
リコン層２５にＢＦ２＋イオンを加速エネルギー３０ｋ
ｅ■、ドーズ量１×１Ｑ １ ％ Ｃｌ１１４の条件で
打ち込みｐ型ポリシリコン２５ａとする。次に、（ｅ）
図に示すように前記レジスト２６を除去した後、ｎチャ
ネル型ＭＯＳトランジスタ形成領域をレジスト２７で覆
い、ｎチャネル型ＭＯＳトランジスタ形成領域のポリシ
リコン層２５にＡＳ＋イオンを加速エネルギー４０ｋｅ
Ｖ、ドーズ量１ｘ１０１’ｃｍ４の条件で打ち込みｎ型
ポリシリコン２５１１とする。次に、（ｆ）図に示すよ
うに前記レジスト２７を除去した後、スパッタ法を用い
てＴｔＮＨ２８を１０００Ａ程度堆積形成し、さらに、
その上にシリサイド層（たとえばＴ’ ｉ”’ｙ″１２
）２９を２０００人程度堆積形成する。
のｐ型シリコン基板２１中に濃度ｌＸ１０１ＴＣＩｌｌ
’３のｎウェル領域２２を形成する。その後、前記シ
リコン基板２１上に酸化膜を形成し、前記酸化膜上に窒
化膜を形成した後、前記窒化膜をバターニングする。そ
して、前記窒化膜をマスクに約１０００℃の熱酸化を行
い素子分離領域２３を形成し、前記窒化膜及び酸化膜を
除去する。さらに、ｎチャネル型ＭＯＳトランジスタ形
成領域及びｎチャネル型ＭＯＳトランジスタ形成領域に
、それぞれしきい値制御のためのイオン注入を行う。次
に、（ｂ）図に示すように前記シリコン基板２１の露出
面上にゲート酸化膜２４を約９００℃のｏ２雰囲気中で
２００人形成する。次に、（Ｃ）図に示すように全面に
ＬＰＣＶＤ法を用いてポリシリコン層２５を２０００人
程度堆積形成する。次に、（ｄ）図に示すようにｎチャ
ネル型ＭＯＳトランジスタ形成領域をレジスト２６で覆
い、ｎチャネル型ＭＯＳトランジスタ形成領域のポリシ
リコン層２５にＢＦ２＋イオンを加速エネルギー３０ｋ
ｅ■、ドーズ量１×１Ｑ １ ％ Ｃｌ１１４の条件で
打ち込みｐ型ポリシリコン２５ａとする。次に、（ｅ）
図に示すように前記レジスト２６を除去した後、ｎチャ
ネル型ＭＯＳトランジスタ形成領域をレジスト２７で覆
い、ｎチャネル型ＭＯＳトランジスタ形成領域のポリシ
リコン層２５にＡＳ＋イオンを加速エネルギー４０ｋｅ
Ｖ、ドーズ量１ｘ１０１’ｃｍ４の条件で打ち込みｎ型
ポリシリコン２５１１とする。次に、（ｆ）図に示すよ
うに前記レジスト２７を除去した後、スパッタ法を用い
てＴｔＮＨ２８を１０００Ａ程度堆積形成し、さらに、
その上にシリサイド層（たとえばＴ’ ｉ”’ｙ″１２
）２９を２０００人程度堆積形成する。
次に、（１図に示すようにリソグラフィー工程によりレ
ジストパターン（図示せず）を形成し、異方性エツチン
グを行なうことにより前記シリサイド層２９、ＴｉＮ層
２８、及びｐ型ポリシリコン２５ａとｎ型ポリシリコン
２５ｂよりなるポリシリコン層を順次エツチングする。
ジストパターン（図示せず）を形成し、異方性エツチン
グを行なうことにより前記シリサイド層２９、ＴｉＮ層
２８、及びｐ型ポリシリコン２５ａとｎ型ポリシリコン
２５ｂよりなるポリシリコン層を順次エツチングする。
そして、三層構造のゲート電極を形成し、約９００℃の
Ｎ２雰囲気中で１０分間アニールを行なう。次に（ｈ）
図に示すようにｎチャネル型ＭＯＳトランジスタのソー
ス、ドレイン形成領域にＢＦ２＋を加速エネルギー２０
ｋｅＶ、ドーズ１１ｘ１０！’ｃｍ４の条件で、また、
ｎチャネル型ＭｏＳトランジスタのソース、ドレイン形
成領域にＡＳ十を加速エネルギー３０ｋｅＶ、ドーズ１
１Ｘ１０”ｃｍ４の条件で打ち込む。その後、約９００
℃のＮ２雰囲気中で１０分間アニールを行なうことによ
り、ｎチャネル型ＭＯＳトランジスタのソース又はドレ
イン領域としての拡散層領ｔｉ！ｉ３０及びｎチャネル
型ＭＯＳトランジスタのソース又はドレイン領域として
の【散層領域３１を形成する。そして、絶縁膜であるＰ
ＳＧ膜３２をＣＶＤ法により８０００人程度堆積周辺の
前記半導体装置を完成する。
Ｎ２雰囲気中で１０分間アニールを行なう。次に（ｈ）
図に示すようにｎチャネル型ＭＯＳトランジスタのソー
ス、ドレイン形成領域にＢＦ２＋を加速エネルギー２０
ｋｅＶ、ドーズ１１ｘ１０！’ｃｍ４の条件で、また、
ｎチャネル型ＭｏＳトランジスタのソース、ドレイン形
成領域にＡＳ十を加速エネルギー３０ｋｅＶ、ドーズ１
１Ｘ１０”ｃｍ４の条件で打ち込む。その後、約９００
℃のＮ２雰囲気中で１０分間アニールを行なうことによ
り、ｎチャネル型ＭＯＳトランジスタのソース又はドレ
イン領域としての拡散層領ｔｉ！ｉ３０及びｎチャネル
型ＭＯＳトランジスタのソース又はドレイン領域として
の【散層領域３１を形成する。そして、絶縁膜であるＰ
ＳＧ膜３２をＣＶＤ法により８０００人程度堆積周辺の
前記半導体装置を完成する。
このように、本発明の半導体装置はｎ型ポリシリコン２
５ａ及びｎ型ポリシリコン２５ｂよりなるポリシリコン
層上に、シリサイドに比べて前記ポリシリコン層中の不
純物の拡散係数が小さいＴｉＮ層２８を設け、前記Ｔｉ
Ｎ層２層上８上リサイド層２９を設けているので、ｎ型
ポリシリコン２５ｂ中の不純物がｎ型ポリシリコン２５
ａ中に拡散することがない。
５ａ及びｎ型ポリシリコン２５ｂよりなるポリシリコン
層上に、シリサイドに比べて前記ポリシリコン層中の不
純物の拡散係数が小さいＴｉＮ層２８を設け、前記Ｔｉ
Ｎ層２層上８上リサイド層２９を設けているので、ｎ型
ポリシリコン２５ｂ中の不純物がｎ型ポリシリコン２５
ａ中に拡散することがない。
なお、前記ポリシリコン層とシリサイド層の間に介す層
は、シリサイドに比べて前記ポリシリコン層中の不純物
の拡散係数が小さい導電体層であればＴｉＮ層に限らな
い。
は、シリサイドに比べて前記ポリシリコン層中の不純物
の拡散係数が小さい導電体層であればＴｉＮ層に限らな
い。
［発明の効果］
以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
同一ポリシリコン層中にｎ型領域とｎ型領域が混在する
半導体装置において、前記ポリシリコン層上にシリサイ
ドよりも前記ポリシリコン層中の不純物の拡散係数が小
さい導電体層、たとえば−ｒｒｘｍを形成することによ
り、ｎ型ポリシリコン中の不純物がシリサイド層を通じ
てｎ型ポリシリコン中へ拡散するのを防ぐことができ、
ＣＭ。
半導体装置において、前記ポリシリコン層上にシリサイ
ドよりも前記ポリシリコン層中の不純物の拡散係数が小
さい導電体層、たとえば−ｒｒｘｍを形成することによ
り、ｎ型ポリシリコン中の不純物がシリサイド層を通じ
てｎ型ポリシリコン中へ拡散するのを防ぐことができ、
ＣＭ。
Ｓ型の半導体装置では、ｐチャネル型ＭＯＳトランジス
タのしきい値の変動がなくなる。同時に、半導体基板中
のｎ型領域とのコンタクト部では、埋め込みコンタクト
のコンタクト抵抗の増大を防止することができる。さら
に、前記ＴｉＮ層上にシリサイド層を形成することによ
り、前記ポリシリコン層の低抵抗化を実現できる。
タのしきい値の変動がなくなる。同時に、半導体基板中
のｎ型領域とのコンタクト部では、埋め込みコンタクト
のコンタクト抵抗の増大を防止することができる。さら
に、前記ＴｉＮ層上にシリサイド層を形成することによ
り、前記ポリシリコン層の低抵抗化を実現できる。
第１図は本発明の一実施例に係わる半導体装置について
説明するための断面図、第２図は前記第１図に示す半導
体装置におけるｎ型ポリシリコンとｐチャネル型ＭＯＳ
トランジスタのチャネル嶺域間との距離と、前記トラン
ジスタのしきい値電圧の関係を説明するための図、第３
図は前記第１図に示す半導体装置の製造方法について説
明するための断面図、第４図は従来の半導体装置につい
て説明するための断面図、第５図は前記第４図に示す半
導体装置におけるｎ型ポリシリコンとｐチャネル型ＭＯ
Ｓトランジスタのチャネル領域間との距離と、前記トラ
ンジスタのしきい値電圧の関係を説明するための図であ
る。 １７ａ 、 ２５ａ ・ｎ型ポリシリコン、１７ｂ 、
２５ｂ ・・・ｎ型ポリシリコン、１８．２８・・・
ＴｉＮ層（導電体Ｈ）１９、２９・・・シリサイド層。 出願人 代理人 弁理士 鈴江武彦 第１図 べ 第２図
説明するための断面図、第２図は前記第１図に示す半導
体装置におけるｎ型ポリシリコンとｐチャネル型ＭＯＳ
トランジスタのチャネル嶺域間との距離と、前記トラン
ジスタのしきい値電圧の関係を説明するための図、第３
図は前記第１図に示す半導体装置の製造方法について説
明するための断面図、第４図は従来の半導体装置につい
て説明するための断面図、第５図は前記第４図に示す半
導体装置におけるｎ型ポリシリコンとｐチャネル型ＭＯ
Ｓトランジスタのチャネル領域間との距離と、前記トラ
ンジスタのしきい値電圧の関係を説明するための図であ
る。 １７ａ 、 ２５ａ ・ｎ型ポリシリコン、１７ｂ 、
２５ｂ ・・・ｎ型ポリシリコン、１８．２８・・・
ＴｉＮ層（導電体Ｈ）１９、２９・・・シリサイド層。 出願人 代理人 弁理士 鈴江武彦 第１図 べ 第２図
Claims (1)
- 同一のポリシリコン層中にｐ型領域とｎ型領域が混在
する半導体装置において、前記ポリシリコン層上にシリ
サイドよりも前記ポリシリコン層中の不純物の拡散係数
が小さい導電体層を設け、この導電体層上にシリサイド
層を設けることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093111A JPH01265542A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
| DE68917971T DE68917971T2 (de) | 1988-04-15 | 1989-04-14 | Halbleitervorrichtung. |
| EP89106711A EP0337481B1 (en) | 1988-04-15 | 1989-04-14 | Semiconductor device |
| KR1019890004996A KR930002283B1 (ko) | 1988-04-15 | 1989-04-15 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093111A JPH01265542A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265542A true JPH01265542A (ja) | 1989-10-23 |
Family
ID=14073414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093111A Pending JPH01265542A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0337481B1 (ja) |
| JP (1) | JPH01265542A (ja) |
| KR (1) | KR930002283B1 (ja) |
| DE (1) | DE68917971T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| JP2017028219A (ja) * | 2015-07-28 | 2017-02-02 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833291B2 (ja) * | 1991-10-09 | 1998-12-09 | 日本電気株式会社 | Ｃｍｏｓ型半導体集積回路装置 |
| US5468669A (en) * | 1993-10-29 | 1995-11-21 | At&T Corp. | Integrated circuit fabrication |
| JP3249292B2 (ja) * | 1994-04-28 | 2002-01-21 | 株式会社リコー | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| US5550079A (en) * | 1995-06-15 | 1996-08-27 | Top Team/Microelectronics Corp. | Method for fabricating silicide shunt of dual-gate CMOS device |
| DE19525069C1 (de) * | 1995-07-10 | 1996-10-24 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| KR100399073B1 (ko) * | 2001-11-21 | 2003-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111466A (ja) * | 1985-11-09 | 1987-05-22 | Toshiba Corp | 半導体装置 |
| JPH0194664A (ja) * | 1987-10-05 | 1989-04-13 | Nec Corp | 電界効果トランジスタ |
| JPH01196142A (ja) * | 1988-02-01 | 1989-08-07 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-15 JP JP63093111A patent/JPH01265542A/ja active Pending
-
1989
- 1989-04-14 EP EP89106711A patent/EP0337481B1/en not_active Expired - Lifetime
- 1989-04-14 DE DE68917971T patent/DE68917971T2/de not_active Expired - Fee Related
- 1989-04-15 KR KR1019890004996A patent/KR930002283B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62111466A (ja) * | 1985-11-09 | 1987-05-22 | Toshiba Corp | 半導体装置 |
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| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| US5459101A (en) * | 1991-06-21 | 1995-10-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device comprising a polycide structure |
| US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| US6495408B1 (en) | 1998-02-06 | 2002-12-17 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| JP2017028219A (ja) * | 2015-07-28 | 2017-02-02 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930002283B1 (ko) | 1993-03-29 |
| DE68917971D1 (de) | 1994-10-13 |
| EP0337481A3 (en) | 1991-05-29 |
| EP0337481B1 (en) | 1994-09-07 |
| EP0337481A2 (en) | 1989-10-18 |
| KR890016626A (ko) | 1989-11-29 |
| DE68917971T2 (de) | 1995-03-09 |
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