JPH01179363A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁ゲート型電界効果トランジスタ及びその製
造方法に関し、特に、ゲート絶縁膜の絶縁破壊を防止す
る構造を有する高耐圧の絶縁ゲート型電界効果トランジ
スタ及びその製造方法に関する。

［従来の技術］ 例えば、ＭＯＳトランジスタのようにゲート構造を有す
る絶縁ゲート型電界効果トランジスタは、ドレインと基
板との間の逆電界の他に、ゲートとドレインとの間に電
界が加わるために、ドレインの基板側に延びる空乏層は
ゲートの下の基板表面で拡がりにくくなる。例えば、第
３図に示すように、Ｐ型半導体基板３１の表面にフィー
ルド酸化膜３２を形成し、このフィールド酸化膜３２に
囲まれた領域にゲート酸化膜３６と、Ｎ＋拡散層のソー
ス３３と、Ｎ＋拡散層のドレイン３４と、ゲート電極３
５とを形成した場合に、ドレイン３４を取囲むように基
板側に空乏層３７が生ずるが、この空乏層３７はゲート
電極３５の下方には拡がりにくい。このため、ＭＯＳト
ランジスタは通常のＰＮ接合のブレークダウン電圧より
も低い電圧でブレークダウンするため耐圧が低くなるこ
とが知られている。

そこで、ＭＯＳトランジスタを高耐圧化するためには、
第４図に示すように、ゲート電極３５に近い側のドレイ
ン領域に不純物濃度が低いＮ−拡散層の低濃度ドレイン
領域３８を配置し、ドレイン電極側の領域に不純物濃度
が高いＮ＋拡散層の高濃度ドレイン領域３つを配置して
、高濃度ドレイン領域３９が低濃度ドレイン領域３８に
より囲まれた２重ドレイン構造とする。これにより、ゲ
ート電極３５の下方にも空乏層３７が拡がり易くなり、
ドレインと基板との間の電界を弱めることができる。

［発明が解決しようとする問題点］ しかしながら、上述したＭＯＳトランジスタの高耐圧化
の方法においては、第４図に示す低濃度ドレイン領域３
８は高濃度ドレイン領域３つに比してより深い接合を作
るために基板内部に押し込まれるので、ゲート電極３５
の下方において横方向に拡散し、低濃度ドレイン領域３
８がゲート酸化膜３６を介してゲート電極３５と重なり
合う。

これにより、ゲート、ドレイン間容量が増大するという
問題点がある。

一方、ゲート電極３５と低濃度ドレイン領域３８との間
にあるゲート酸化膜３６はゲート及びドレイン間の電界
に耐えられる十分な膜厚を有する必要がある。しかしな
がら、近時、ＭＯＳ）ランジスタの微細化の要請により
、ゲート酸化膜の膜厚は数１００Å以下となり、更に、
薄くなる傾向にある。このため、ＭＯＳトランジスタを
高耐圧化するには不利な環境にあり、ＭｏＳトランジス
タの高耐圧化と微細化との双方の要求を満足するために
は、このゲート電極３５とドレイン領域３８とが重なり
合う部分において薄いゲート酸化膜３６の絶縁破壊を防
止する手段を講じる必要がある。

本発明はかかる事情に鑑みてなされたものであって、ゲ
ート絶縁膜が薄い場合であっても、ゲートとドレインと
の間の電界による絶縁破壊を防止することができ、更に
、ゲー、トとドレインとの間の容量成分も低減すること
ができる絶縁ゲート型電界効果トランジスタ及びその製
造方法を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る絶縁ゲート型電界効果トランジスタは、半
導体基板の表面に形成されたソース及びドレイン層と、
前記半導体基板上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを有する絶縁ゲ
ート型電界効果トランジスタにおいて、前記ゲート電極
における前記ドレイン層の直上域の部分が絶縁体化され
ていることを特徴とする。

本発明に係る絶縁ゲート型電界効果トランジスタの製造
方法は、半導体基板上にゲート絶縁膜を形成する工程と
、前記ゲート絶縁膜上にゲート電極を形成する工程と、
半導体基板表面にソース及びドレイン層を形成する工程
と、前記ゲート電極における前記ドレイン層の直上域の
部分にイオンを注入してその部分を絶縁体化する工程と
、を有することを特徴とする。

［作用コ 本発明においては、高耐圧化のために２重ドレイン構造
を有する絶縁ゲート型電界効果トランジスタにおいて、
基板内に深く押し込まれた低濃度ドレイン層とゲート電
極とがゲート酸化膜を介して重なり合うゲート電極部分
に対して、例えば、酸素又は窒素をイオン注入すること
により、この部分を絶縁体化させる。これにより、ゲー
ト及びドレイン間の電界によるゲート絶縁膜の絶縁破壊
が防止され、加えてゲート及びドレイン間の容量も低減
される。

［実施例］ 以下、本発明の実施例について添付の図面を参照して説
明する。第１図は本発明の実施例を示すＰチャネルシリ
コンゲートＭＯ３）ランジスタの縦断面図である。Ｐ型
半導体基板１の表面に素子分離用のフィールド酸化膜２
が選択的に形成されており、このフィールド酸化膜２に
囲まれた領域にゲート酸化膜３が選択的に形成されてい
る。ゲート酸化膜３の上にはリンドープされたＮ型ポリ
シリコンゲート電極４が形成されている。また、フィー
ルド酸化膜２に囲まれた素子形成領域の基板表面には、
Ｎ＋拡散層のソース７と、領域５゜６からなるドレイン
とが形成されている。

このＰチャネルＭＯＳトランジスタのドレインは、高耐
圧化のために、Ｎ＋高濃度ドレイン領域５とこれよりも
濃度が低く接合が深いＮ−低濃度ドレイン−領域６とか
らなる２重構造をなしている。

この低濃度ドレイン領域６はポリシリコン電極４とフィ
ールド酸化膜２をマスクとしてセルフアラインメントで
イオン注入することにより形成されるが、イオン注入後
深い接合を作るために熱処理して基板内部に押し込まれ
る。この熱処理により、低濃度ドレイン領域６は横方向
にも拡散してゲート電極４の下方にも形成される。

そこで、ゲート酸化膜３を介してこの低濃度ドレイン領
域６と重なるゲート電極４の部分８は酸素又は窒素等の
イオン注入により酸化物の絶縁体にされている。即ち、
ポリシリコンゲート電極４はＭＯＳ）ランジスタのチャ
ネル領域の上に位置する部分のみ導電性であり、低濃度
ドレイン領域６と重なり合う部分８は酸化物又は窒化物
の絶縁体である。　　　　− このようにして、ゲート電極４の部分８を絶縁体化した
後、周知のＭＯＳ）ランジスタの製造工程と同様の工程
を経て、眉間絶縁膜９、金属配線１０及びパッシベーシ
ョン膜１１を具備するＰチャネルシリコンゲートＭＯＳ
トランジスタが完成される。

本実施例に係るＰチャネルシリコンゲートＭＯＳトラン
ジスタは、ゲート酸化膜３を介して低濃度ドレイン領域
と重なり合うゲート電極４の部分８が絶縁体化されてい
る。このため、低濃度ドレイン領域６とゲート電極４と
の間の容量は減少し、ゲート酸化膜３も低濃度ドレイン
領域６と、ゲート電極４との間の垂直電界による絶縁破
壊から保護される構造となる。

なお、上記実施例は、ドレインのみが２重構造をなして
いる場合のものであるが、基本的にＭＯＳトランジスタ
はソースドレイン対称構造であるため、ソース領域も２
重構造である場合は、ゲート電極がソース領域と重なり
合う部分も酸化物等の絶縁体層にする必要がある。

次に、本発明方法の実施例について、ソース及びドレイ
ンの双方が前述の２重構造を有するＭＯＳトランジスタ
を例にとって説明する。第２図（ａ）乃至（ｃ）は、こ
の製造方法を工程順に示す断面図である。

先ず、第２図（ａ）に示すように、Ｐ型の半導体基板１
２の上に、例えば、５００人の５ｉ０２膜を形成し、Ｌ
ＰＣＶＤ法により酸化防止膜であるＳｉ３Ｎ４膜を１５
００人成長させ、公知のリソグラフィー及びエツチング
技術により素子形成領域にのみＳｉ３Ｎ４膜を残存させ
て他の部分を除去した後、１０００’Ｃでウェット酸化
することにより約１μｍの厚さの素子分離用の５ｉ０２
からなるフィールド酸化膜１３が形成される。

次に、素子形成領域のＳｉ３Ｎ４膜及び５ｉ０２膜を除
去し、基板表面をＨ２及びｏ２をソースガスとして９５
０°Ｃでドライ酸化させることにより、５００人のゲー
ト酸化膜１４を得る。

次に、チャネルドープが必要の場合は、Ｂ＋又はＰ＋等
のイオンを基板１２のチャネル領域にイオン注入する。

その後、ＬＰＣＶＤ法により６５０℃で４０００人のポ
リシリコン膜を成長させ、このポリシリコン膜にリンを
９５０℃で拡散させることによりＮ型ポリシリコン膜と
し、次いで、リソグラフィー及びエツチング技術により
バターニングして、Ｎ型ポリシリコン電極１５を得る。

次に、第２図（ｂ）に示すように、ゲート電極１５及び
フィールド酸化膜１３をマスクとして、ドーズ量ｌＸ１
０１３ｃｍ−２及び注入エネルギー１５０　ＫｅＶの条
件でＰ＋イオンをイオン注入した後、１２００°Ｃに６
０分間加熱して押し込みをすることにより、低濃度で接
合が深いドレイン領域１６及びソース領域１７を形成す
る。

次に、高濃度で比較的接合が浅いドレイン領域１８及び
ソース領域１９を夫々低濃度領域１６゜１７の内側に位
置するよう；こマスク材を使用して形成する。この高濃
度ドレイン領域１８及びソース領域１９は、Ａｓ＋のイ
オン注入（ドーズ量ＩＸ１ｌＸ１０１６ｃＩ、注入エネ
ルギー７０ＫｅＶ）により形成する。ドレイン領域１８
及びソース領域１つは９５０℃に２０分間加熱してアニ
ールすることにより活性化される。

このアニールにより、Ｐ＋イオンが横方向に拡散し、低
濃度ドレイン領域１６及び低濃度ソース領域１７がゲー
ト電極１５の直下に延出する。そこで、この低濃度ドレ
イン領域１６及び低濃度ソース領域１７がゲート電極１
５と重なり合う長さを算出し、ゲート電極１５のドレイ
ン及びソースと重なり合う部分２１のみを露出させ、他
の領域は全面的にマスク材２０により被覆して酸素をド
ーズ量ｌＸ１０１７ｃｍ−２及び注入エネルギー２２０
　ＫｅＶの条件でイオン注入する。このイオン注入はゲ
ート電極１５に対する射影（投影）飛程がゲート電極の
膜厚に略々等しくなる加速エネルギーを選択して行う。

これにより、ゲート電極１５の部分２１に酸素イオンが
注入されてこの部分２１が酸化物の絶縁体２２になる。

次いで、第２図（Ｃ）に示すように、周知のＭ○Ｓトラ
ンジスタ製造プロセスを適用することにより、眉間絶縁
膜２３、金属配線２４及びパッシベーション膜２５を形
成し、ＰチャネルＭＯＳトランジスタの製造が終了する
。

このように、本実施例方法によれば、ゲート電極１５に
おける低濃度ドレイン領域１６及び低濃度ソース領域１
７と重なり合う部分２１を容易に絶縁体とすることがで
き、高耐圧のＭＯＳトランジスタを容易に製造すること
ができる。

［発明の効果コ 以上説明したように本発明によれば、高耐圧化のために
２重ドレイン構造とした絶縁ゲート型電界効果トランジ
スタにおいて、深い接合をもつ低濃度ドレイン領域とゲ
ート電極とがゲート絶縁膜を介して重なり合うゲート電
極部分を、酸素又は窒素のイオン注入により°絶縁体化
させるから、ゲート及びドレイン間の垂直方向の電界に
よるゲート酸化膜の絶縁破壊を防止することができ、更
に、ゲート及びドレイン間の容量も低減することができ
る。

【図面の簡単な説明】

第１図は本発明の実施例に係るＭＯＳ）ランジスタを示
す縦断面図、第２図（ａ）乃至（ｃ）は本発明方法の実
施例を工程順に示す断面図、第３図及び第４図は従来の
ＭＯＳ）ランジスタを示す縦断面図である。 １．１２，３１；ｐ型半導体基板、２．１３゜３２；フ
ィールド酸化膜、３，１４，３６：ゲート酸化膜、４，
１５．３５；ゲート電極、５，１８．３９：高濃度ドレ
イン領域、６，１６，３８；低濃度ドレイン領域、７．
３３；ソース、８；絶縁体部分、９．２３．層間絶縁膜
、１０，２４；金属配線、１１，２５．パッシベーショ
ン膜、１７；低濃度ソース領域、１９；高濃度ソース領
域

Claims (6)

【特許請求の範囲】
1. （１）半導体基板の表面に形成されたソース及びドレイ
   ン層と、前記半導体基板上に形成されたゲート絶縁膜と
   、このゲート絶縁膜上に形成されたゲート電極とを有す
   る絶縁ゲート型電界効果トランジスタにおいて、前記ゲ
   ート電極における前記ドレイン層の直上域の部分が絶縁
   体化されていることを特徴とする絶縁ゲート型電界効果
   トランジスタ。
2. （２）半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、半
   導体基板表面にソース及びドレイン層を形成する工程と
   、前記ゲート電極における前記ドレイン層の直上域の部
   分にイオンを注入してその部分を絶縁体化する工程と、
   を有することを特徴とする絶縁ゲート型電界効果トラン
   ジスタの製造方法。
3. （３）前記イオンは酸素イオンであることを特徴とする
   特許請求の範囲第２項に記載の絶縁ゲート型電界効果ト
   ランジスタの製造方法。
4. （４）前記イオンは窒素イオンであることを特徴とする
   特許請求の範囲第２項に記載の絶縁ゲート型電界効果ト
   ランジスタの製造方法。
5. （５）前記イオン注入はゲート電極に対する射影飛程が
   ゲート電極の膜厚に実質的に等しくなる加速エネルギー
   で行うことを特徴とする特許請求の範囲第２項乃至第４
   項のいずれか１項に記載の絶縁ゲート型電界効果トラン
   ジスタの製造方法。
6. （６）前記ゲート電極は不純物ドーピングされたＰ型若
   しくはＮ型ポリシリコン、金属又は金属とポリシリコン
   との化合物であることを特徴とする特許請求の範囲第２
   項乃至第５項のいずれか１項に記載の絶縁ゲート型電界
   効果トランジスタの製造方法。