JPH06151580A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151580A JPH06151580A JP4327377A JP32737792A JPH06151580A JP H06151580 A JPH06151580 A JP H06151580A JP 4327377 A JP4327377 A JP 4327377A JP 32737792 A JP32737792 A JP 32737792A JP H06151580 A JPH06151580 A JP H06151580A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 マスク枚数を増大させることなく、メモリセ
ル領域におけるＭＯＳトランジスタに対する寄生トラン
ジスタのしきい値電圧を増大させることが可能な半導体
装置の製造方法を提供すること。 【構成】 半導体基板２の表面に、ＬＯＣＯＳ１２を形
成した後に、フローティングゲートと成る第１ポリシリ
コン膜１８を形成し、その後、第１ポリシリコン膜１８
をパターン加工するレジスト膜２０をマスクとして、Ｌ
ＯＣＯＳ１２の下部に、チャネルストッパ用イオン注入
を行ない、第２チャネルストッパ領域２４を形成する。
周辺回路Ｓの特定のトランジスタには、第２チャネルス
トッパ領域２４と共に、従来と同様な第１チャネルスト
ッパ領域１４を形成し、耐圧を向上させることもでき
る。
ル領域におけるＭＯＳトランジスタに対する寄生トラン
ジスタのしきい値電圧を増大させることが可能な半導体
装置の製造方法を提供すること。 【構成】 半導体基板２の表面に、ＬＯＣＯＳ１２を形
成した後に、フローティングゲートと成る第１ポリシリ
コン膜１８を形成し、その後、第１ポリシリコン膜１８
をパターン加工するレジスト膜２０をマスクとして、Ｌ
ＯＣＯＳ１２の下部に、チャネルストッパ用イオン注入
を行ない、第２チャネルストッパ領域２４を形成する。
周辺回路Ｓの特定のトランジスタには、第２チャネルス
トッパ領域２４と共に、従来と同様な第１チャネルスト
ッパ領域１４を形成し、耐圧を向上させることもでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有するＭＯＳトランジスタが形成してある半導体装置
の製造方法に係り、さらに詳しくは、マスク枚数を増大
させることなく、ＭＯＳトランジスタにおける寄生トラ
ンジスタのしきい値電圧を増大させることが可能なチャ
ネルストッパ用イオン注入の方法に関する。
を有するＭＯＳトランジスタが形成してある半導体装置
の製造方法に係り、さらに詳しくは、マスク枚数を増大
させることなく、ＭＯＳトランジスタにおける寄生トラ
ンジスタのしきい値電圧を増大させることが可能なチャ
ネルストッパ用イオン注入の方法に関する。
【０００２】
【従来の技術】フローティングゲートを有するＭＯＳト
ランジスタが形成された半導体装置を製造する過程にお
いては、素子分離のために、選択酸化素子分離領域（Ｌ
ＯＣＯＳ）が形成されると共に、このＬＯＣＯＳの下部
に、チャネルストッパ領域が形成される。チャネルスト
ッパ領域は、半導体基板の表面に対して不純物のイオン
注入を行ない、その後熱処理することにより形成され
る。
ランジスタが形成された半導体装置を製造する過程にお
いては、素子分離のために、選択酸化素子分離領域（Ｌ
ＯＣＯＳ）が形成されると共に、このＬＯＣＯＳの下部
に、チャネルストッパ領域が形成される。チャネルスト
ッパ領域は、半導体基板の表面に対して不純物のイオン
注入を行ない、その後熱処理することにより形成され
る。
【０００３】従来では、このチャネルストッパ用イオン
注入は、ＬＯＣＯＳの形成前に、ＬＯＣＯＳ形成のため
の酸化阻止マスクとなる窒化シリコン膜をマスクとして
行なっていた。この方法によれば、ＬＯＣＯＳ形成のた
めの熱処理により、チャネルストッパ用にイオン注入さ
れた不純物の拡散が同時に行なわれる。
注入は、ＬＯＣＯＳの形成前に、ＬＯＣＯＳ形成のため
の酸化阻止マスクとなる窒化シリコン膜をマスクとして
行なっていた。この方法によれば、ＬＯＣＯＳ形成のた
めの熱処理により、チャネルストッパ用にイオン注入さ
れた不純物の拡散が同時に行なわれる。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来の方法では、たとえばボロン（Ｂ）を用いたＮ型の
チャネルストッパ用イオン注入を行なった場合に、イオ
ン注入後にＬＯＣＯＳ酸化が行なわれるため、ボロンの
濃度が低くなり、ＭＯＳトランジスタに生じる寄生トラ
ンジスタのしきい値電圧を上昇させる効果が薄れるなど
の問題点を有している。寄生トランジスタのしきい値電
圧が低下すると、本来のＭＯＳトランジスタとしての特
性が低下するなどの問題を有する。また、ＭＯＳトラン
ジスタのチャネル領域にボロンが拡散するおそれがあ
り、その場合には、実効のチャネル幅が小さくなる（狭
チャネル効果）などの問題点を有する。さらに、チャネ
ルストッパ領域が、ＬＯＣＯＳに対して偏析して喰われ
るなどの問題も有している。
従来の方法では、たとえばボロン（Ｂ）を用いたＮ型の
チャネルストッパ用イオン注入を行なった場合に、イオ
ン注入後にＬＯＣＯＳ酸化が行なわれるため、ボロンの
濃度が低くなり、ＭＯＳトランジスタに生じる寄生トラ
ンジスタのしきい値電圧を上昇させる効果が薄れるなど
の問題点を有している。寄生トランジスタのしきい値電
圧が低下すると、本来のＭＯＳトランジスタとしての特
性が低下するなどの問題を有する。また、ＭＯＳトラン
ジスタのチャネル領域にボロンが拡散するおそれがあ
り、その場合には、実効のチャネル幅が小さくなる（狭
チャネル効果）などの問題点を有する。さらに、チャネ
ルストッパ領域が、ＬＯＣＯＳに対して偏析して喰われ
るなどの問題も有している。
【０００５】本発明は、このような実状に鑑みてなさ
れ、マスク枚数を増大させることなく、ＭＯＳトランジ
スタに対する寄生トランジスタのしきい値電圧を増大さ
せ、トランジスタの特性を向上させることが可能な半導
体装置の製造方法を提供することを目的とする。
れ、マスク枚数を増大させることなく、ＭＯＳトランジ
スタに対する寄生トランジスタのしきい値電圧を増大さ
せ、トランジスタの特性を向上させることが可能な半導
体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板の表
面に、選択酸化素子分離領域を形成した後に、フローテ
ィングゲートと成る第１導電膜を形成し、その後、第１
導電膜をパターン加工するレジスト膜をマスクとして、
選択酸化素子分離領域の下部に、チャネルストッパ用イ
オン注入を行なうことを特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板の表
面に、選択酸化素子分離領域を形成した後に、フローテ
ィングゲートと成る第１導電膜を形成し、その後、第１
導電膜をパターン加工するレジスト膜をマスクとして、
選択酸化素子分離領域の下部に、チャネルストッパ用イ
オン注入を行なうことを特徴とする。
【０００７】本発明では、メモリセル領域および特定の
周辺回路に形成された選択酸化素子分離領域に対しての
み、選択酸化素子分離領域形成後のチャネルストッパ用
イオン注入を行なうこともできる。また、特定の周辺回
路領域に存在する選択酸化素子分離領域には、この選択
酸化素子分離領域が形成される前にも、チャネルストッ
パ用のイオン注入を行なうこともできる。さらに、選択
酸化素子分離領域の形成後に行なうチャネルストッパ用
イオン注入のためのレジスト膜と、選択酸化素子分離領
域との重複幅が、メモリセル領域に比較し、周辺回路領
域において大きくすることもできる。
周辺回路に形成された選択酸化素子分離領域に対しての
み、選択酸化素子分離領域形成後のチャネルストッパ用
イオン注入を行なうこともできる。また、特定の周辺回
路領域に存在する選択酸化素子分離領域には、この選択
酸化素子分離領域が形成される前にも、チャネルストッ
パ用のイオン注入を行なうこともできる。さらに、選択
酸化素子分離領域の形成後に行なうチャネルストッパ用
イオン注入のためのレジスト膜と、選択酸化素子分離領
域との重複幅が、メモリセル領域に比較し、周辺回路領
域において大きくすることもできる。
【０００８】
【作用】本発明の半導体装置の製造方法では、選択酸化
素子分離領域を形成した後に、チャネルストッパ用イオ
ン注入を行なうので、選択酸化素子分離領域形成のため
の熱酸化時に、チャネルストッパ領域の不純物拡散層が
薄くなることはなくなる。また、このチャネルストッパ
領域の不純物が、ＭＯＳトランジスタのチャネル領域ま
で拡散することはなくなる。したがって、狭チャネル効
果を抑制することができ、ＭＯＳトランジスタの微細化
が可能となる。さらに、チャネルストッパ領域の不純物
が選択酸化素子分離領域に偏析することもなくなる。
素子分離領域を形成した後に、チャネルストッパ用イオ
ン注入を行なうので、選択酸化素子分離領域形成のため
の熱酸化時に、チャネルストッパ領域の不純物拡散層が
薄くなることはなくなる。また、このチャネルストッパ
領域の不純物が、ＭＯＳトランジスタのチャネル領域ま
で拡散することはなくなる。したがって、狭チャネル効
果を抑制することができ、ＭＯＳトランジスタの微細化
が可能となる。さらに、チャネルストッパ領域の不純物
が選択酸化素子分離領域に偏析することもなくなる。
【０００９】また、本発明では、第１導電膜をパターン
加工するためのレジスト膜をマスクとして、選択酸化素
子分離領域の下部に、チャネルストッパ用イオン注入を
行なうので、マスク枚数を特別に増やす必要もない。本
発明の方法を用いてメモリ装置を製造する場合には、メ
モリセル領域と、周辺回路領域とにおいて、チャネルス
トッパ用イオン注入条件を別々に最適化することが可能
になり、各々の領域で最適なＭＯＳトランジスタの形成
が可能になる。
加工するためのレジスト膜をマスクとして、選択酸化素
子分離領域の下部に、チャネルストッパ用イオン注入を
行なうので、マスク枚数を特別に増やす必要もない。本
発明の方法を用いてメモリ装置を製造する場合には、メ
モリセル領域と、周辺回路領域とにおいて、チャネルス
トッパ用イオン注入条件を別々に最適化することが可能
になり、各々の領域で最適なＭＯＳトランジスタの形成
が可能になる。
【００１０】特に、選択酸化素子分離領域の形成後に行
なうチャネルストッパ用イオン注入のためのレジスト膜
と、選択酸化素子分離領域との重複幅を、メモリセル領
域に比較し、周辺回路領域において大きくした本発明で
は、周辺回路領域のトランジスタにおいて、チャネル領
域とチャネルストッパ領域との距離が大きくなり、その
トランジスタの耐圧が向上する。一方、メモリセル領域
のトランジスタでは、寄生トランジスタのしきい値電圧
が向上する。
なうチャネルストッパ用イオン注入のためのレジスト膜
と、選択酸化素子分離領域との重複幅を、メモリセル領
域に比較し、周辺回路領域において大きくした本発明で
は、周辺回路領域のトランジスタにおいて、チャネル領
域とチャネルストッパ領域との距離が大きくなり、その
トランジスタの耐圧が向上する。一方、メモリセル領域
のトランジスタでは、寄生トランジスタのしきい値電圧
が向上する。
【００１１】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１，２は本発明の一実施例に係る半導体装置の製造過
程を示す概略断面図、図３は第１導電膜を加工するため
のレジスト膜のマスクパターンの一例を示す平面図、図
４は本発明の他の実施例に係る半導体装置の製造過程を
示す概略断面図である。
製造方法について、図面を参照しつつ詳細に説明する。
図１，２は本発明の一実施例に係る半導体装置の製造過
程を示す概略断面図、図３は第１導電膜を加工するため
のレジスト膜のマスクパターンの一例を示す平面図、図
４は本発明の他の実施例に係る半導体装置の製造過程を
示す概略断面図である。
【００１２】本発明の一実施例に係る製造方法で製造さ
れる半導体装置は、ＥＰＲＯＭあるいはＥ2 ＰＲＯＭの
ようなフローティングゲートを有するＭＯＳトランジス
タが形成される半導体装置を製造するための方法であっ
て、以下に述べるプロセスで製造される。
れる半導体装置は、ＥＰＲＯＭあるいはＥ2 ＰＲＯＭの
ようなフローティングゲートを有するＭＯＳトランジス
タが形成される半導体装置を製造するための方法であっ
て、以下に述べるプロセスで製造される。
【００１３】まず図１（Ａ）に示すように、まず半導体
基板２を準備する。半導体基板２としては、特に限定さ
れないが、たとえばＰ型のシリコン単結晶基板が用いら
れる。半導体基板２としては、Ｎ型のシリコン単結晶基
板であっても良い。その場合には、後述するチャネルス
トッパ用のイオン注入時に用いる不純物の導電型が逆極
性になる。
基板２を準備する。半導体基板２としては、特に限定さ
れないが、たとえばＰ型のシリコン単結晶基板が用いら
れる。半導体基板２としては、Ｎ型のシリコン単結晶基
板であっても良い。その場合には、後述するチャネルス
トッパ用のイオン注入時に用いる不純物の導電型が逆極
性になる。
【００１４】次に、半導体基板２の表面に、パッド用絶
縁膜４を、たとえば熱酸化法などで形成する。パッド用
絶縁膜４は、たとえば厚さ５０ｎｍの酸化シリコン膜な
どで構成される。このパッド用絶縁膜４の表面には、選
択酸化素子分離領域（ＬＯＣＯＳ）を形成するための酸
化阻止膜６ａ，６ｂを所定のパターンで形成する。酸化
阻止膜６ａ，６ｂは、たとえばＣＶＤ法で成膜される窒
化シリコン膜で構成される。
縁膜４を、たとえば熱酸化法などで形成する。パッド用
絶縁膜４は、たとえば厚さ５０ｎｍの酸化シリコン膜な
どで構成される。このパッド用絶縁膜４の表面には、選
択酸化素子分離領域（ＬＯＣＯＳ）を形成するための酸
化阻止膜６ａ，６ｂを所定のパターンで形成する。酸化
阻止膜６ａ，６ｂは、たとえばＣＶＤ法で成膜される窒
化シリコン膜で構成される。
【００１５】次に、本実施例では、半導体基板２の表面
をレジスト膜８で覆い、メモリセル領域Ｍを除く、周辺
回路領域Ｓが開口するように、レジスト膜８をパターニ
ングする。この状態で、第１段階のチャネルストッパ用
イオン注入を行なう。すなわち、メモリセル領域Ｍ以外
の周辺回路領域では、従来と同様なＬＯＣＯＳ形成前の
チャネルストッパ用イオン注入を行なう。周辺回路領域
Ｓでは、メモリセル領域Ｍに比較してトランジスタが大
型であり、寄生トランジスタのしきい値電圧を増大させ
るよりも、耐圧を向上させる必要があるからである。
をレジスト膜８で覆い、メモリセル領域Ｍを除く、周辺
回路領域Ｓが開口するように、レジスト膜８をパターニ
ングする。この状態で、第１段階のチャネルストッパ用
イオン注入を行なう。すなわち、メモリセル領域Ｍ以外
の周辺回路領域では、従来と同様なＬＯＣＯＳ形成前の
チャネルストッパ用イオン注入を行なう。周辺回路領域
Ｓでは、メモリセル領域Ｍに比較してトランジスタが大
型であり、寄生トランジスタのしきい値電圧を増大させ
るよりも、耐圧を向上させる必要があるからである。
【００１６】第１段階のチャネルストッパ用イオン注入
に用いる不純物としては、たとえばボロン（Ｂ）が用い
られ、その注入エネルギーは、たとえば２５ＫｅＶ程度
である。このイオン注入により、周辺回路領域Ｓにおけ
るＬＯＣＯＳが形成される部分１０に、不純物が導入さ
れる。
に用いる不純物としては、たとえばボロン（Ｂ）が用い
られ、その注入エネルギーは、たとえば２５ＫｅＶ程度
である。このイオン注入により、周辺回路領域Ｓにおけ
るＬＯＣＯＳが形成される部分１０に、不純物が導入さ
れる。
【００１７】次に、同図（Ｂ）に示すように、レジスト
膜８を除去し、ＬＯＣＯＳ法により、半導体基板２の表
面を熱酸化すれば、酸化阻止膜６ａ，６ｂが形成されて
いないパターンに対応したＬＯＣＯＳ（選択酸化素子分
離領域）１２が形成される。ＬＯＣＯＳ１２の膜厚は、
たとえば４００〜５００ｎｍ程度である。周辺回路領域
ＳのＬＯＣＯＳ１２の下部には、同図（Ａ）に示す工程
でイオン注入した不純物が熱拡散されることで、第１チ
ャネルストッパ領域１４が形成される。ＬＯＣＯＳ工程
後には、酸化阻止膜６ａ，６ｂは除去される。
膜８を除去し、ＬＯＣＯＳ法により、半導体基板２の表
面を熱酸化すれば、酸化阻止膜６ａ，６ｂが形成されて
いないパターンに対応したＬＯＣＯＳ（選択酸化素子分
離領域）１２が形成される。ＬＯＣＯＳ１２の膜厚は、
たとえば４００〜５００ｎｍ程度である。周辺回路領域
ＳのＬＯＣＯＳ１２の下部には、同図（Ａ）に示す工程
でイオン注入した不純物が熱拡散されることで、第１チ
ャネルストッパ領域１４が形成される。ＬＯＣＯＳ工程
後には、酸化阻止膜６ａ，６ｂは除去される。
【００１８】本実施例では、次に同図（Ｃ）に示すよう
に、パッド用絶縁膜４を除去してゲート絶縁膜１６を、
ＬＯＣＯＳ１２間に位置する半導体基板２の表面に形成
する。ゲート絶縁膜１６は、半導体基板２の表面を熱酸
化することにより形成され、たとえば厚さ１０ｎｍ程度
の酸化シリコン膜で構成される。
に、パッド用絶縁膜４を除去してゲート絶縁膜１６を、
ＬＯＣＯＳ１２間に位置する半導体基板２の表面に形成
する。ゲート絶縁膜１６は、半導体基板２の表面を熱酸
化することにより形成され、たとえば厚さ１０ｎｍ程度
の酸化シリコン膜で構成される。
【００１９】酸化シリコン膜で構成されるゲート絶縁膜
１６の表面には、フローティングゲートと成る第１導電
膜１８を成膜する。第１導電膜１８は、導電性のある機
能薄膜で構成され、たとえばＣＶＤにより成膜される厚
さ１００ｎｍ程度のポリシリコン膜で構成される。第１
導電膜１８は、メモリセル領域Ｍにおいて、フローティ
ングゲートと成るために、レジスト膜２０により最初の
パターン加工が成される。
１６の表面には、フローティングゲートと成る第１導電
膜１８を成膜する。第１導電膜１８は、導電性のある機
能薄膜で構成され、たとえばＣＶＤにより成膜される厚
さ１００ｎｍ程度のポリシリコン膜で構成される。第１
導電膜１８は、メモリセル領域Ｍにおいて、フローティ
ングゲートと成るために、レジスト膜２０により最初の
パターン加工が成される。
【００２０】本実施例では、第１導電膜１８をパターン
加工するためのレジスト膜２０をマスクとして、ＬＯＣ
ＯＳ１２の下部に、第２段階のチャネルストッパ用イオ
ン注入を行なうため、メモリセル領域Ｍでは、図３に示
すようなパターンで、ＬＯＣＯＳ１２上にイオン注入用
開口部２２ａがＲＩＥなどのエッチングにより形成され
る。なお、図３中、符号２４は、フローティングゲート
の上に中間絶縁膜を介して積層されるコントロールゲー
トのパターンを示す。第１導電膜１８は、コントロール
ゲート２４を構成する第２導電膜を図３に示すパターン
で加工する際に、連続してパターン加工され、最終的に
は、コントロールゲート２４に沿った形状に成る。
加工するためのレジスト膜２０をマスクとして、ＬＯＣ
ＯＳ１２の下部に、第２段階のチャネルストッパ用イオ
ン注入を行なうため、メモリセル領域Ｍでは、図３に示
すようなパターンで、ＬＯＣＯＳ１２上にイオン注入用
開口部２２ａがＲＩＥなどのエッチングにより形成され
る。なお、図３中、符号２４は、フローティングゲート
の上に中間絶縁膜を介して積層されるコントロールゲー
トのパターンを示す。第１導電膜１８は、コントロール
ゲート２４を構成する第２導電膜を図３に示すパターン
で加工する際に、連続してパターン加工され、最終的に
は、コントロールゲート２４に沿った形状に成る。
【００２１】図１（Ｃ）に示すように、レジスト膜２０
により、第１導電膜１８をパターン加工する際には、メ
モリセル領域Ｍでは、開口部２２ａを形成するが、周辺
回路領域Ｓでも、たとえば耐圧が特に要求される特定の
トランジスタのＬＯＣＯＳ１２上には、イオン注入用開
口部２２ｂが同時に形成される。
により、第１導電膜１８をパターン加工する際には、メ
モリセル領域Ｍでは、開口部２２ａを形成するが、周辺
回路領域Ｓでも、たとえば耐圧が特に要求される特定の
トランジスタのＬＯＣＯＳ１２上には、イオン注入用開
口部２２ｂが同時に形成される。
【００２２】次に、このパターン加工に用いるレジスト
膜２０をマスクとして、開口部２２ａ，２２ｂを通し
て、ＬＯＣＯＳ１２の下部に第２段階のチャネルストッ
パ用イオン注入を行なう。この第２段階のチャネルスト
ッパ用イオン注入時に用いる不純物の導電型は、第１段
階のチャネルストッパ用イオン注入に用いる不純物の導
電型と同じであり、たとえばボロン（Ｂ）が用いられ
る。イオン注入エネルギーは、ＬＯＣＯＳ１２下部に対
してイオン注入を行なうため、たとえば３００ＫｅＶ以
上の高エネルギーとなる。イオン注入される不純物のド
ーズ量は、たとえば１×１０13ｃｍ-2程度である。
膜２０をマスクとして、開口部２２ａ，２２ｂを通し
て、ＬＯＣＯＳ１２の下部に第２段階のチャネルストッ
パ用イオン注入を行なう。この第２段階のチャネルスト
ッパ用イオン注入時に用いる不純物の導電型は、第１段
階のチャネルストッパ用イオン注入に用いる不純物の導
電型と同じであり、たとえばボロン（Ｂ）が用いられ
る。イオン注入エネルギーは、ＬＯＣＯＳ１２下部に対
してイオン注入を行なうため、たとえば３００ＫｅＶ以
上の高エネルギーとなる。イオン注入される不純物のド
ーズ量は、たとえば１×１０13ｃｍ-2程度である。
【００２３】その後、図２に示すように、熱処理を行な
えば、第２段階のチャネルストッパ用イオン注入時にＬ
ＯＣＯＳ１２下部に導入された不純物が熱拡散し、第２
チャネルストッパ領域２４が形成される。第２チャネル
ストッパ領域２４は、第１チャネルストッパ領域１４に
比較して、濃度が濃く、しかも深い位置まで形成され
る。
えば、第２段階のチャネルストッパ用イオン注入時にＬ
ＯＣＯＳ１２下部に導入された不純物が熱拡散し、第２
チャネルストッパ領域２４が形成される。第２チャネル
ストッパ領域２４は、第１チャネルストッパ領域１４に
比較して、濃度が濃く、しかも深い位置まで形成され
る。
【００２４】その後は、フローティングゲートを有する
半導体装置の通常の製造プロセスに基づき、メモリセル
領域Ｍでは、中間絶縁膜およびコントロールゲートの形
成が行なわれる。また、周辺回路領域Ｓでは、第１導電
膜１８およびゲート絶縁膜１６は除去され、メモリセル
領域Ｍにおいて、中間絶縁膜およびコントロールゲート
を形成する際に、それらと同じ機能薄膜で、周辺回路用
トランジスタのゲート絶縁膜およびゲート電極が形成さ
れる。周辺回路領域Ｓにおいても、第１導電膜が周辺回
路領域Ｓのトランジスタのゲート電極を構成するように
しても良い。一般には、周辺回路領域Ｓのトランジスタ
のゲートの膜厚は、第１導電膜１８よりも厚いことが好
ましいので、コントロールゲートを構成する第２導電膜
により、周辺回路領域Ｓにおけるトランジスタのゲート
が形成される。
半導体装置の通常の製造プロセスに基づき、メモリセル
領域Ｍでは、中間絶縁膜およびコントロールゲートの形
成が行なわれる。また、周辺回路領域Ｓでは、第１導電
膜１８およびゲート絶縁膜１６は除去され、メモリセル
領域Ｍにおいて、中間絶縁膜およびコントロールゲート
を形成する際に、それらと同じ機能薄膜で、周辺回路用
トランジスタのゲート絶縁膜およびゲート電極が形成さ
れる。周辺回路領域Ｓにおいても、第１導電膜が周辺回
路領域Ｓのトランジスタのゲート電極を構成するように
しても良い。一般には、周辺回路領域Ｓのトランジスタ
のゲートの膜厚は、第１導電膜１８よりも厚いことが好
ましいので、コントロールゲートを構成する第２導電膜
により、周辺回路領域Ｓにおけるトランジスタのゲート
が形成される。
【００２５】本実施例では、メモリセル領域Ｍのメモリ
セル用トランジスタＴrmを素子分離するＬＯＣＯＳ１２
下部には、第１チャネルストッパ領域１４よりも濃度が
濃くて深い第２チャネルストッパ領域２４が形成され
る。そのため、メモリセル領域Ｍでは、メモリセル用Ｍ
ＯＳトランジスタＴrmに対して形成される寄生トランジ
スタのしきい値電圧Ｖthを高く設定することが可能にな
り、メモリセル用トランジスタＴrmの特性が向上する。
また、周辺回路領域Ｓにおける特定のトランジスタＴ
rs1 には、第１チャネルストッパ領域１４と第２チャネ
ルストッパ領域２４とを重ならせて形成することがで
き、そのトランジスタの耐圧を向上させることもでき
る。なお、メモリセル領域ＭのトランジスタＴrmには、
第２チャネルストッパ領域２４しか形成されていないこ
とから、耐圧が低下するおそれがあるが、メモリセル領
域のトランジスタの耐圧としては、８〜９ボルト程度あ
れば十分であるので問題とならない。メモリセル用トラ
ンジスタでは、耐圧よりも寄生トランジスタのしきい値
電圧Ｖthを向上させることが重要である。
セル用トランジスタＴrmを素子分離するＬＯＣＯＳ１２
下部には、第１チャネルストッパ領域１４よりも濃度が
濃くて深い第２チャネルストッパ領域２４が形成され
る。そのため、メモリセル領域Ｍでは、メモリセル用Ｍ
ＯＳトランジスタＴrmに対して形成される寄生トランジ
スタのしきい値電圧Ｖthを高く設定することが可能にな
り、メモリセル用トランジスタＴrmの特性が向上する。
また、周辺回路領域Ｓにおける特定のトランジスタＴ
rs1 には、第１チャネルストッパ領域１４と第２チャネ
ルストッパ領域２４とを重ならせて形成することがで
き、そのトランジスタの耐圧を向上させることもでき
る。なお、メモリセル領域ＭのトランジスタＴrmには、
第２チャネルストッパ領域２４しか形成されていないこ
とから、耐圧が低下するおそれがあるが、メモリセル領
域のトランジスタの耐圧としては、８〜９ボルト程度あ
れば十分であるので問題とならない。メモリセル用トラ
ンジスタでは、耐圧よりも寄生トランジスタのしきい値
電圧Ｖthを向上させることが重要である。
【００２６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、図１
（Ａ）に示す工程において、メモリセル領域Ｍをレジス
ト膜８でマスクし、周辺回路領域Ｓにのみ、第１段階の
チャネルストッパ用イオン注入を行なった。しかしなが
ら本発明では、第１段階のチャネルストッパ用イオン注
入は、必ずしも必須の工程ではなく、第１段階のチャネ
ルストッパ用イオン注入を廃止し、半導体基板２の表面
に形成される全てのＬＯＣＯＳ１２の下部に対して、図
１（Ｃ）に示す第２段階のチャネルストッパ用イオン注
入のみを行なうようにしても良い。その実施例の場合に
は、図１（Ａ）に示すレジスト膜５の形成およびパター
ニング工程および第１段階のチャネルストッパ用イオン
注入工程が不要となる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、図１
（Ａ）に示す工程において、メモリセル領域Ｍをレジス
ト膜８でマスクし、周辺回路領域Ｓにのみ、第１段階の
チャネルストッパ用イオン注入を行なった。しかしなが
ら本発明では、第１段階のチャネルストッパ用イオン注
入は、必ずしも必須の工程ではなく、第１段階のチャネ
ルストッパ用イオン注入を廃止し、半導体基板２の表面
に形成される全てのＬＯＣＯＳ１２の下部に対して、図
１（Ｃ）に示す第２段階のチャネルストッパ用イオン注
入のみを行なうようにしても良い。その実施例の場合に
は、図１（Ａ）に示すレジスト膜５の形成およびパター
ニング工程および第１段階のチャネルストッパ用イオン
注入工程が不要となる。
【００２７】また、本発明では、周辺回路領域Ｓとメモ
リセル領域Ｍとで、第１段階のチャネルストッパ用イオ
ン注入を打ち分ける実施例の変形例として、図４に示す
ような実施例が考えられる。
リセル領域Ｍとで、第１段階のチャネルストッパ用イオ
ン注入を打ち分ける実施例の変形例として、図４に示す
ような実施例が考えられる。
【００２８】図４に示す実施例では、ＬＯＣＯＳ１２の
形成後に行なう第２段階のチャネルストッパ用イオン注
入のためのレジスト膜２０と、ＬＯＣＯＳ１２との重複
幅ｔs が、メモリセル領域Ｍの重複幅ｔm に比較し、周
辺回路領域Ｓにおいて大きく設計してある。図４（Ａ）
に示すように、周辺回路領域Ｓにおいて、重複幅ｔsが
大きい結果、その周辺トランジスタＴrs1 の耐圧は著し
く向上する。なぜなら、重複幅ｔs に相当する部分に
は、第１チャネルストッパ領域１４が形成され、その不
純物濃度は、第２チャネルストッパ領域２４よりも薄く
なるからである。また、周辺回路Ｓに存在する第１チャ
ネルストッパ領域１４は、周辺回路トランジスタＴrs1
の狭チャネル効果を抑制する作用も有する。
形成後に行なう第２段階のチャネルストッパ用イオン注
入のためのレジスト膜２０と、ＬＯＣＯＳ１２との重複
幅ｔs が、メモリセル領域Ｍの重複幅ｔm に比較し、周
辺回路領域Ｓにおいて大きく設計してある。図４（Ａ）
に示すように、周辺回路領域Ｓにおいて、重複幅ｔsが
大きい結果、その周辺トランジスタＴrs1 の耐圧は著し
く向上する。なぜなら、重複幅ｔs に相当する部分に
は、第１チャネルストッパ領域１４が形成され、その不
純物濃度は、第２チャネルストッパ領域２４よりも薄く
なるからである。また、周辺回路Ｓに存在する第１チャ
ネルストッパ領域１４は、周辺回路トランジスタＴrs1
の狭チャネル効果を抑制する作用も有する。
【００２９】図４（Ｂ）に示すように、メモリセル領域
では、高集積化の要請から、重複幅ｔm が狭いが、第２
チャネルストッパ領域２４の作用により、メモリセル用
トランジスタＴrmの寄生トランジスタのしきい値電圧を
高く設定することが可能になると共に、微細化に伴う狭
チャネル効果を抑制することも可能である。
では、高集積化の要請から、重複幅ｔm が狭いが、第２
チャネルストッパ領域２４の作用により、メモリセル用
トランジスタＴrmの寄生トランジスタのしきい値電圧を
高く設定することが可能になると共に、微細化に伴う狭
チャネル効果を抑制することも可能である。
【００３０】なお、図４中、符号３０はメモリセル用ト
ランジスタの中間絶縁膜を示し、符号３２はメモリセル
用トランジスタのコントロールゲートとなる第２導電膜
を示し、たとえばポリシリコン膜で構成される。図４に
示す例では、第２導電膜３２が周辺回路領域のトランジ
スタのゲート電極となる。図４に示すその他の符号は、
図１〜３に示す実施例と共通なので、その説明は省略す
る。
ランジスタの中間絶縁膜を示し、符号３２はメモリセル
用トランジスタのコントロールゲートとなる第２導電膜
を示し、たとえばポリシリコン膜で構成される。図４に
示す例では、第２導電膜３２が周辺回路領域のトランジ
スタのゲート電極となる。図４に示すその他の符号は、
図１〜３に示す実施例と共通なので、その説明は省略す
る。
【００３１】
【発明の効果】以上説明してきたように、本発明によれ
ば、選択酸化素子分離領域を形成した後に、チャネルス
トッパ用イオン注入を行なうので、選択酸化素子分離領
域形成のための熱酸化時に、チャネルストッパ領域の不
純物拡散層が薄くなることはなくなる。その結果、ＭＯ
Ｓトランジスタにおける寄生トランジスタのしきい値電
圧が上昇し、ＭＯＳトランジスタとしての特性が劣化す
ることはない。また、チャネルストッパ領域の不純物
が、ＭＯＳトランジスタのチャネル領域まで拡散するこ
とはなくなるので、狭チャネル効果を抑制することがで
き、ＭＯＳトランジスタの微細化が可能となる。さら
に、チャネルストッパ領域の不純物が選択酸化素子分離
領域に偏析することもなくなる。
ば、選択酸化素子分離領域を形成した後に、チャネルス
トッパ用イオン注入を行なうので、選択酸化素子分離領
域形成のための熱酸化時に、チャネルストッパ領域の不
純物拡散層が薄くなることはなくなる。その結果、ＭＯ
Ｓトランジスタにおける寄生トランジスタのしきい値電
圧が上昇し、ＭＯＳトランジスタとしての特性が劣化す
ることはない。また、チャネルストッパ領域の不純物
が、ＭＯＳトランジスタのチャネル領域まで拡散するこ
とはなくなるので、狭チャネル効果を抑制することがで
き、ＭＯＳトランジスタの微細化が可能となる。さら
に、チャネルストッパ領域の不純物が選択酸化素子分離
領域に偏析することもなくなる。
【００３２】また、本発明では、第１導電膜をパターン
加工するためのレジスト膜をマスクとして、選択酸化素
子分離領域の下部に、チャネルストッパ用イオン注入を
行なうので、マスク枚数を特別に増やす必要もない。
加工するためのレジスト膜をマスクとして、選択酸化素
子分離領域の下部に、チャネルストッパ用イオン注入を
行なうので、マスク枚数を特別に増やす必要もない。
【００３３】本発明の方法を用いてメモリ装置を製造す
る場合には、メモリセル領域と、周辺回路領域とにおい
て、チャネルストッパ用イオン注入条件を別々に最適化
することが可能になり、各々の領域で最適なＭＯＳトラ
ンジスタの形成が可能になる。また、本発明の方法を用
いれば、特にセルサイズの点で制約の大きいメモリセル
用ＭＯＳトランジスタの実効のチャネル幅を広く取れる
ため、レイアウト上のチャネル幅を小さくすることがで
き、セルサイズの縮小化が可能である。さらに、第１導
電膜のパターン加工を工夫することにより、周辺回路領
域の特定のＭＯＳトランジスタ用選択酸化素子分離領域
に対して、選択酸化素子分離領域形成後のチャネルスト
ッパ用イオン注入が可能となり、そのトランジスタの耐
圧を向上させるなどが可能となる。したがって、プロセ
ス設計の自由度が広がる。
る場合には、メモリセル領域と、周辺回路領域とにおい
て、チャネルストッパ用イオン注入条件を別々に最適化
することが可能になり、各々の領域で最適なＭＯＳトラ
ンジスタの形成が可能になる。また、本発明の方法を用
いれば、特にセルサイズの点で制約の大きいメモリセル
用ＭＯＳトランジスタの実効のチャネル幅を広く取れる
ため、レイアウト上のチャネル幅を小さくすることがで
き、セルサイズの縮小化が可能である。さらに、第１導
電膜のパターン加工を工夫することにより、周辺回路領
域の特定のＭＯＳトランジスタ用選択酸化素子分離領域
に対して、選択酸化素子分離領域形成後のチャネルスト
ッパ用イオン注入が可能となり、そのトランジスタの耐
圧を向上させるなどが可能となる。したがって、プロセ
ス設計の自由度が広がる。
【図１】本発明の一実施例に係る半導体装置の製造過程
を示す概略断面図である。
を示す概略断面図である。
【図２】同実施例に係る半導体装置の製造過程を示す概
略断面図である。
略断面図である。
【図３】第１導電膜を加工するためのレジスト膜のマス
クパターンの一例を示す平面図である。
クパターンの一例を示す平面図である。
【図４】本発明の他の実施例に係る半導体装置の製造過
程を示す概略断面図である。
程を示す概略断面図である。
２… 半導体基板 １２… 選択酸化素子分離領域（ＬＯＣＯＳ） １４… 第１チャネルストッパ領域 １６… ゲート絶縁膜 １８… 第１導電膜 ２０… レジスト膜 ２２ａ，２２ｂ… イオン注入用開口部 ２４… 第２チャネルストッパ領域 Ｍ… メモリセル領域 Ｓ… 周辺回路領域 Ｔrm… メモリセル用トランジスタ Ｔrs1 ，Ｔrs2 … 周辺回路用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 フローティングゲートを有するＭＯＳト
ランジスタが形成してある半導体装置の製造方法におい
て、 半導体基板の表面に、選択酸化素子分離領域を形成した
後に、フローティングゲートと成る第１導電膜を形成
し、その後、第１導電膜をパターン加工するレジスト膜
をマスクとして、選択酸化素子分離領域の下部に、チャ
ネルストッパ用イオン注入を行なうことを特徴とする半
導体装置の製造方法。 - 【請求項２】 メモリセル領域および特定の周辺回路領
域に形成された選択酸化素子分離領域に対して、選択酸
化素子分離領域形成後のチャネルストッパ用イオン注入
を行なうことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 特定の周辺回路領域に存在する選択酸化
素子分離領域には、この選択酸化素子分離領域が形成さ
れる前にも、チャネルストッパ用のイオン注入を行なう
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。 - 【請求項４】 選択酸化素子分離領域の形成後に行なう
チャネルストッパ用イオン注入のためのレジスト膜と、
選択酸化素子分離領域との重複幅が、メモリセル領域に
比較し、周辺回路領域において大きいことを特徴とする
請求項１〜３のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32737792A JP3467787B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32737792A JP3467787B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151580A true JPH06151580A (ja) | 1994-05-31 |
| JP3467787B2 JP3467787B2 (ja) | 2003-11-17 |
Family
ID=18198466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32737792A Expired - Fee Related JP3467787B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3467787B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316314B1 (en) | 1999-01-26 | 2001-11-13 | Nec Corporation | Nonvolatile semiconductor memory device and fabrication method |
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
-
1992
- 1992-11-12 JP JP32737792A patent/JP3467787B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316314B1 (en) | 1999-01-26 | 2001-11-13 | Nec Corporation | Nonvolatile semiconductor memory device and fabrication method |
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3467787B2 (ja) | 2003-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |