JPH0564458B2 - - Google Patents
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- JPH0564458B2 JPH0564458B2 JP59089415A JP8941584A JPH0564458B2 JP H0564458 B2 JPH0564458 B2 JP H0564458B2 JP 59089415 A JP59089415 A JP 59089415A JP 8941584 A JP8941584 A JP 8941584A JP H0564458 B2 JPH0564458 B2 JP H0564458B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は内部抵抗の低減と耐圧の向上を図つた
オフセツト構造のMIS型電界効果トランジスタ
（MISFET）に関するものである。
オフセツト構造のMIS型電界効果トランジスタ
（MISFET）に関するものである。
MISFETのドレイン耐圧を向上するために、
ゲート電極とドレイン領域との間にオフセツト領
域を設けたLDD（Lighly Doped Drain）構造と
称するオフセツト構造のMISFETが提案されて
いる（IEEE TRANSACTION ON
ELECTRON DEVICES、VOL.ED 29、pp590
−595、APRIL 1982）。例えば、第１図に示すよ
うに、半導体基板１の主面上にゲート絶縁膜２を
介してゲート電極３をパターニング形成した上で
不純物を低濃度にイオン打込みし、その後ゲート
電極３の側部にサイドウオール４を形成して今度
は高濃度に不純物をイオン打込みすることによ
り、低濃度のオフセツト部５を介して高濃度のソ
ース・ドレイン領域６を配置したLDD構造の
MISFET７を完成できる。
ゲート電極とドレイン領域との間にオフセツト領
域を設けたLDD（Lighly Doped Drain）構造と
称するオフセツト構造のMISFETが提案されて
いる（IEEE TRANSACTION ON
ELECTRON DEVICES、VOL.ED 29、pp590
−595、APRIL 1982）。例えば、第１図に示すよ
うに、半導体基板１の主面上にゲート絶縁膜２を
介してゲート電極３をパターニング形成した上で
不純物を低濃度にイオン打込みし、その後ゲート
電極３の側部にサイドウオール４を形成して今度
は高濃度に不純物をイオン打込みすることによ
り、低濃度のオフセツト部５を介して高濃度のソ
ース・ドレイン領域６を配置したLDD構造の
MISFET７を完成できる。
このLDD構造によれば、低濃度に形成したオ
フセツト部５の作用によりドレイン領域６とゲー
ト電極３との間の電界を緩和してドレイン耐圧の
向上を図る一方で、チヤネルをドレイン領域６に
接続してMISFETの動作を保障することになる。
フセツト部５の作用によりドレイン領域６とゲー
ト電極３との間の電界を緩和してドレイン耐圧の
向上を図る一方で、チヤネルをドレイン領域６に
接続してMISFETの動作を保障することになる。
しかしながら、このLDD構造について本発明
者が検討を加えたところ、オフセツト部５の濃度
が高くなると耐圧が低下されることになり、逆に
濃度を低くするとオフセツト部５の抵抗が増大し
てMISFETの相互コンダクタンス（gm）が低下
され、両特性を共に満足させるためにはオフセツ
ト部の濃度の設定が極めて難かしいものになるこ
とが明らかになつた。
者が検討を加えたところ、オフセツト部５の濃度
が高くなると耐圧が低下されることになり、逆に
濃度を低くするとオフセツト部５の抵抗が増大し
てMISFETの相互コンダクタンス（gm）が低下
され、両特性を共に満足させるためにはオフセツ
ト部の濃度の設定が極めて難かしいものになるこ
とが明らかになつた。
一方、LDD構造はオフセツト部５を設けるた
めにMISFETの全長が大きくなり、素子の微細
化に不利となる。特に、半導体装置（LSI等）に
おいて耐圧が問題となる素子数は全体の一部であ
るのに拘らず全素子をLDD構造にすることは高
集積化の障害になり、かつ他の素子のgm向上の
支障となる。このようなことから、一部の素子の
みをLDD構造とし、他の素子（耐圧に問題の生
じない素子）は通常のMIS構造にすることも考え
られているが、ソース・ドレイン領域の形成に際
して両素子を別個の工程で形成するのでは工程数
をいたずらに増大して製造工率が低下する一方、
両素子を同時に形成するのでは不純物濃度が両者
間で調整し難く、所望の特性を得ることが難かし
い。
めにMISFETの全長が大きくなり、素子の微細
化に不利となる。特に、半導体装置（LSI等）に
おいて耐圧が問題となる素子数は全体の一部であ
るのに拘らず全素子をLDD構造にすることは高
集積化の障害になり、かつ他の素子のgm向上の
支障となる。このようなことから、一部の素子の
みをLDD構造とし、他の素子（耐圧に問題の生
じない素子）は通常のMIS構造にすることも考え
られているが、ソース・ドレイン領域の形成に際
して両素子を別個の工程で形成するのでは工程数
をいたずらに増大して製造工率が低下する一方、
両素子を同時に形成するのでは不純物濃度が両者
間で調整し難く、所望の特性を得ることが難かし
い。
本発明の目的はドレイン耐圧を向上する一方で
内部抵抗を低減して相互コンダクタンスの向上を
図り、かつLDD構造以外のMISFETとの製造マ
ツチングを可能にして半導体装置の微細化および
高集積化を達成することのできるMIS型電界効果
トランジスタを提供することにある。
内部抵抗を低減して相互コンダクタンスの向上を
図り、かつLDD構造以外のMISFETとの製造マ
ツチングを可能にして半導体装置の微細化および
高集積化を達成することのできるMIS型電界効果
トランジスタを提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明は、第１導電型の半導体基体
主面に形成されたゲート絶縁膜と、そのゲート絶
縁膜上に形成されたゲート電極と、ゲート電極下
の前記半導体基体主面部分を挟むようにその半導
体基板主面内に形成された前記第１導電型とは反
対の導電型を示す第２導電型のソースおよびドレ
イン領域とを有し、そのドレイン領域は、その一
部が前記ゲート電極の一部下にまで延びて形成さ
れて成る、高濃度の第２導電型の第１領域とその
第１領域を囲みその第１領域よりも深くかつ低濃
度の第２導電型の第２領域と、前記ゲート電極の
側部から離間してかつ前記第１領域に接するよう
に形成されて成る、その第１領域よりも高濃度で
あつて前記第２領域よりも深い第２導電型の第３
領域とで構成されているものである。かかる構成
により、全体としてLDD構造による耐圧の向上
を図ると共に比較的に高濃度の層により抵抗の低
減を図つてgmの低下を防止し、かつ両層の不純
物濃度の自由度が増大できることから他の素子と
のマツチングを容易に行なうことができ、実質的
に高集積の半導体装置の製造を可能にするもので
ある。
主面に形成されたゲート絶縁膜と、そのゲート絶
縁膜上に形成されたゲート電極と、ゲート電極下
の前記半導体基体主面部分を挟むようにその半導
体基板主面内に形成された前記第１導電型とは反
対の導電型を示す第２導電型のソースおよびドレ
イン領域とを有し、そのドレイン領域は、その一
部が前記ゲート電極の一部下にまで延びて形成さ
れて成る、高濃度の第２導電型の第１領域とその
第１領域を囲みその第１領域よりも深くかつ低濃
度の第２導電型の第２領域と、前記ゲート電極の
側部から離間してかつ前記第１領域に接するよう
に形成されて成る、その第１領域よりも高濃度で
あつて前記第２領域よりも深い第２導電型の第３
領域とで構成されているものである。かかる構成
により、全体としてLDD構造による耐圧の向上
を図ると共に比較的に高濃度の層により抵抗の低
減を図つてgmの低下を防止し、かつ両層の不純
物濃度の自由度が増大できることから他の素子と
のマツチングを容易に行なうことができ、実質的
に高集積の半導体装置の製造を可能にするもので
ある。
第２図は本発明のMISFETの基本構成図であ
り、第３図Ａ〜Ｃはその製造工程図である。即
ち、第３図Ａのように、例えばＰ型シリコン基板
１０の表面にゲート絶縁膜１１を形成し、その上
にメタル又はポリシリコンのゲート電極１２をパ
ターニング形成する。そして、先ずＰ（りん）を
セルフアライン法により低濃度にイオン打込み
し、次いでAs（ひ素）を同様な方法により比較的
高い濃度にイオン打込みする。そして、これを活
性化すれば、ＰとAsの拡散速度の違いにより同
図Ｂのように第２領域となる若干深い低濃度
（N-）層１３と、第１領域となる浅くて比較的高
濃度(N)層１４とからなる２層構造が形成できる。
次いで、全面にCVD法等によりSiO2膜１５を形
成しかつこれをRIEエツチング処理することによ
り同図Ｃのようにゲート電極の両側にサイドウオ
ール１６を形成する。その上で、Asを今度は高
濃度にイオン打込みしかつこれを活性化すること
により、第２図に示すようにオフセツト構造の第
３領域となる高濃度（N+）のソース・ドレイン
領域１７を形成でき、先のオフセツト領域の２層
１３，１４とでLDD構造を構成する。因みに、
低濃度層１３のＰのドーズ量は５×1012〜１×
1013／cm-2、比較的高濃度層１４のAsのドーズ量
は５×1012〜１×1013／cm-2cm2、ソース・ドレイ
ン領域１７のAsのドーズ量は１×1016／cm-2とし
ている。また、各層１３，１４および領域１７の
深さ（第２図D1，D2，D3）は夫々0.1μｍ、0.15〜
0.2μｍ、0.3μｍ程度である。
り、第３図Ａ〜Ｃはその製造工程図である。即
ち、第３図Ａのように、例えばＰ型シリコン基板
１０の表面にゲート絶縁膜１１を形成し、その上
にメタル又はポリシリコンのゲート電極１２をパ
ターニング形成する。そして、先ずＰ（りん）を
セルフアライン法により低濃度にイオン打込み
し、次いでAs（ひ素）を同様な方法により比較的
高い濃度にイオン打込みする。そして、これを活
性化すれば、ＰとAsの拡散速度の違いにより同
図Ｂのように第２領域となる若干深い低濃度
（N-）層１３と、第１領域となる浅くて比較的高
濃度(N)層１４とからなる２層構造が形成できる。
次いで、全面にCVD法等によりSiO2膜１５を形
成しかつこれをRIEエツチング処理することによ
り同図Ｃのようにゲート電極の両側にサイドウオ
ール１６を形成する。その上で、Asを今度は高
濃度にイオン打込みしかつこれを活性化すること
により、第２図に示すようにオフセツト構造の第
３領域となる高濃度（N+）のソース・ドレイン
領域１７を形成でき、先のオフセツト領域の２層
１３，１４とでLDD構造を構成する。因みに、
低濃度層１３のＰのドーズ量は５×1012〜１×
1013／cm-2、比較的高濃度層１４のAsのドーズ量
は５×1012〜１×1013／cm-2cm2、ソース・ドレイ
ン領域１７のAsのドーズ量は１×1016／cm-2とし
ている。また、各層１３，１４および領域１７の
深さ（第２図D1，D2，D3）は夫々0.1μｍ、0.15〜
0.2μｍ、0.3μｍ程度である。
したがつて、この基本構成のLDD構造の
MISFETによれば、ゲート電極１２に対してソ
ース・ドレイン領域１７はオフセツトされてお
り、かつそのオフセツト領域の基板下側に向けて
低濃度層１３が形成されているので、ゲート、ド
レイン間の電界の緩和を図り耐圧の向上が達成で
きる。一方、オフセツト領域の基板表面側には比
較的に高い濃度層１４が形成されているのでこの
領域における抵抗の増大を抑止し、相互コンダク
タンス（gm）の低下を防止することができる。
これにより、相反する耐圧とgmの問題を一挙に
解消することができる。
MISFETによれば、ゲート電極１２に対してソ
ース・ドレイン領域１７はオフセツトされてお
り、かつそのオフセツト領域の基板下側に向けて
低濃度層１３が形成されているので、ゲート、ド
レイン間の電界の緩和を図り耐圧の向上が達成で
きる。一方、オフセツト領域の基板表面側には比
較的に高い濃度層１４が形成されているのでこの
領域における抵抗の増大を抑止し、相互コンダク
タンス（gm）の低下を防止することができる。
これにより、相反する耐圧とgmの問題を一挙に
解消することができる。
第４図および第５図は本発明をEP−ROMに適
用した実施例であり、例えばEPROMのメモリセ
ル２１にＸ又はＹ選択用の低耐圧MOSFET２
２，２２…と高耐圧MOSFET２３を接続した回
路構成とし、これを同一プロセスで製造する例で
ある。即ち、メモリセル２１としてフローテイン
グゲート型MOS構造を、低耐圧用２２には一般
的なMOS構造を、高耐圧用２３にはLDD構造を
夫々採用し、特に数の多いメモリセル２１や低耐
圧MOSFET２２の微細化による高集積化を図つ
ている。
用した実施例であり、例えばEPROMのメモリセ
ル２１にＸ又はＹ選択用の低耐圧MOSFET２
２，２２…と高耐圧MOSFET２３を接続した回
路構成とし、これを同一プロセスで製造する例で
ある。即ち、メモリセル２１としてフローテイン
グゲート型MOS構造を、低耐圧用２２には一般
的なMOS構造を、高耐圧用２３にはLDD構造を
夫々採用し、特に数の多いメモリセル２１や低耐
圧MOSFET２２の微細化による高集積化を図つ
ている。
先ず、第５図Ａのようにメモリセル２１、低耐
圧MOSFET２２、高耐圧MOSFET２３いずれ
もＰ型シリコン基板２４上にゲート絶縁膜２５を
形成し、その上にポリシリコン膜をパターニング
してゲート電極２６，２７とフローテイングゲー
ト２８を形成する。表面を酸化してSiO2膜２９
を形成後、セルフアライン法によりＰとAsを続
いてイオン打込みする。Ｐのドーズ量は５×
1012／cm2、Asのドーズ量は５×1012〜１×1013／
cm2である。次にこれを活性化して低濃度層３１と
比較的高濃度層３２を形成した後に、同図Ｂのよ
うに全面にポリシリコン膜を形成しかつパターニ
ングすることによりメモリセル２１のフローテイ
ングゲート２８上にのみコントロールゲート３０
を形成する。そして、表面酸化後に同図Ｃのよう
にフオトレジスト膜をパターニングして高耐圧
MOSFET２３のゲート電極２６のドレイン側の
部分にのみフオトレジストマスク３３を形成し、
しかる上で全面にAsを高濃度にイオン打込みす
る。Asのドーズ量は１×1016／cm2である。そし
て、これを活性化すれば、同図Ｄのように、夫々
ソース・ドレイン領域３４，３５，３６が形成で
きる。この場合、高耐圧MOSFET２３のドレイ
ン領域３４ａとゲート電極２６とはオフセツトさ
れ、オフセツト領域に形成された低濃度層３１と
比較的高濃度層３２とで２層のLDD構造とされ
ている。また、メモリセル２１と低耐圧
MOSFET２２のソース・ドレイン領域３６，３
５は前述の比較的高濃度層３２を吸収した非オフ
セツト構造であるが、ＰとAsの拡散の相違によ
り夫々Ｐ層、As層３１，３６と３１，３５の２
層構造とされる。このため、必要なチヤネル長
Leffを得るためには△Ｌ（Ｐ層の長さ）だけゲー
ト長Lgを大きくしなければならないが、Ｐのド
ーズ量を例えば前述のように設定すれば△Ｌを最
小限に抑えた状態で高耐圧MOSFET２３に必要
なソース・ドレイン領域（特にドレイン領域３４
ａとオフセツト領域の各層３１，３２）の不純物
濃度を得ることができ、全てのMOSFETのマツ
チングをとることができる。
圧MOSFET２２、高耐圧MOSFET２３いずれ
もＰ型シリコン基板２４上にゲート絶縁膜２５を
形成し、その上にポリシリコン膜をパターニング
してゲート電極２６，２７とフローテイングゲー
ト２８を形成する。表面を酸化してSiO2膜２９
を形成後、セルフアライン法によりＰとAsを続
いてイオン打込みする。Ｐのドーズ量は５×
1012／cm2、Asのドーズ量は５×1012〜１×1013／
cm2である。次にこれを活性化して低濃度層３１と
比較的高濃度層３２を形成した後に、同図Ｂのよ
うに全面にポリシリコン膜を形成しかつパターニ
ングすることによりメモリセル２１のフローテイ
ングゲート２８上にのみコントロールゲート３０
を形成する。そして、表面酸化後に同図Ｃのよう
にフオトレジスト膜をパターニングして高耐圧
MOSFET２３のゲート電極２６のドレイン側の
部分にのみフオトレジストマスク３３を形成し、
しかる上で全面にAsを高濃度にイオン打込みす
る。Asのドーズ量は１×1016／cm2である。そし
て、これを活性化すれば、同図Ｄのように、夫々
ソース・ドレイン領域３４，３５，３６が形成で
きる。この場合、高耐圧MOSFET２３のドレイ
ン領域３４ａとゲート電極２６とはオフセツトさ
れ、オフセツト領域に形成された低濃度層３１と
比較的高濃度層３２とで２層のLDD構造とされ
ている。また、メモリセル２１と低耐圧
MOSFET２２のソース・ドレイン領域３６，３
５は前述の比較的高濃度層３２を吸収した非オフ
セツト構造であるが、ＰとAsの拡散の相違によ
り夫々Ｐ層、As層３１，３６と３１，３５の２
層構造とされる。このため、必要なチヤネル長
Leffを得るためには△Ｌ（Ｐ層の長さ）だけゲー
ト長Lgを大きくしなければならないが、Ｐのド
ーズ量を例えば前述のように設定すれば△Ｌを最
小限に抑えた状態で高耐圧MOSFET２３に必要
なソース・ドレイン領域（特にドレイン領域３４
ａとオフセツト領域の各層３１，３２）の不純物
濃度を得ることができ、全てのMOSFETのマツ
チングをとることができる。
本実施例によれば、メモリセル２１、低耐圧
MOSFET２２、高耐圧MOSFET２３を夫々同
一の不純物イオン打込み、拡散工程で形成でき、
しかも高耐圧MOSFET２３はオフセツト領域を
２層構造のLDD構造とする一方、メモリセル２
１、低耐圧MOS２２においては非オフセツト構
造で各素子の長さを必要最小限の長さに形成で
き、かつ全ての素子において所要の不純物濃度を
確保することができる。勿論、高耐圧MOSFET
２３にあつては、前例と同様に耐圧の向上を図る
一方で相互コンダクタンスの低下を防止すること
ができるのである。
MOSFET２２、高耐圧MOSFET２３を夫々同
一の不純物イオン打込み、拡散工程で形成でき、
しかも高耐圧MOSFET２３はオフセツト領域を
２層構造のLDD構造とする一方、メモリセル２
１、低耐圧MOS２２においては非オフセツト構
造で各素子の長さを必要最小限の長さに形成で
き、かつ全ての素子において所要の不純物濃度を
確保することができる。勿論、高耐圧MOSFET
２３にあつては、前例と同様に耐圧の向上を図る
一方で相互コンダクタンスの低下を防止すること
ができるのである。
(1) オフセツト構造のMISFETのオフセツト領
域を比較的に深い低濃度層と、浅くかつ比較的
に高濃度の層とで２層構造に構成しているの
で、低濃度層の作用によつて耐圧の向上を図る
一方で、比較的高濃度層の作用によつて低抵抗
化を図り相互コンダクタンスの低下を防止で
き、相反する問題を一挙に解決することができ
る。
域を比較的に深い低濃度層と、浅くかつ比較的
に高濃度の層とで２層構造に構成しているの
で、低濃度層の作用によつて耐圧の向上を図る
一方で、比較的高濃度層の作用によつて低抵抗
化を図り相互コンダクタンスの低下を防止で
き、相反する問題を一挙に解決することができ
る。
(2) オフセツト構造を２層構造としているので、
不純物濃度、特に低濃度層の濃度に自由度が生
じ、通常のMISFETとのマツチングがとれて
同一工程での製造が可能となり、製造効率の向
上が達成できる。
不純物濃度、特に低濃度層の濃度に自由度が生
じ、通常のMISFETとのマツチングがとれて
同一工程での製造が可能となり、製造効率の向
上が達成できる。
(3) オフセツト構造と非オフセツト構造の各
MOSFETを同一工程でかつ良好なマツチング
で形成できるので、耐圧を必要としない
MOSFETを全て非オフセツト構造にして素子
の微細化を図り、高集積化を達成できる。
MOSFETを同一工程でかつ良好なマツチング
で形成できるので、耐圧を必要としない
MOSFETを全て非オフセツト構造にして素子
の微細化を図り、高集積化を達成できる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、不純物のドーズ量や各層の深さ
寸法等は要求される特性に応じて適宜変更でき
る。また、オフセツト構造の製造プロセスも従来
利用されている方法をそのまま利用することがで
きる。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、不純物のドーズ量や各層の深さ
寸法等は要求される特性に応じて適宜変更でき
る。また、オフセツト構造の製造プロセスも従来
利用されている方法をそのまま利用することがで
きる。
〔利用分野〕
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
EPROMに適用した場合について説明したが、そ
れに限定されるものではなく、高耐圧MISFET
と低耐圧MISFETが存在している半導体装置の
全てに適用することができる。
れた発明をその背景となつた利用分野である
EPROMに適用した場合について説明したが、そ
れに限定されるものではなく、高耐圧MISFET
と低耐圧MISFETが存在している半導体装置の
全てに適用することができる。
第１図はLDD構造を説明する断面図、第２図
は本発明の基本構造の断面図、第３図Ａ〜Ｃはそ
の製造方法を示す断面工程図、第４図は一実施例
の回路の一部を示す図、第５図Ａ〜Ｄはその製造
工程および完成状態を示すための断面工程図であ
る。 １０……シリコン基板、１１……ゲート絶縁
膜、１２……ゲート電極、１３……低濃度層、１
４……比較的高濃度層、１６……サイドウオー
ル、１７……ソース・ドレイン領域、２１……メ
モリセル（FAMOS）、２２……低耐圧
MOSFET、２３……高耐圧MOSFET、２４…
…Ｐ型シリコン基板、２５……ゲート絶縁膜、２
６，２７……ゲート電極、２８……フローテイン
グゲート、２９……SiO2膜、３０……コントロ
ールゲート、３１……低濃度層、３２……比較的
高濃度層、３３……フオトレジスト膜、３４，３
５，３６……ソース・ドレイン領域、３４ａ……
ドレイン領域。
は本発明の基本構造の断面図、第３図Ａ〜Ｃはそ
の製造方法を示す断面工程図、第４図は一実施例
の回路の一部を示す図、第５図Ａ〜Ｄはその製造
工程および完成状態を示すための断面工程図であ
る。 １０……シリコン基板、１１……ゲート絶縁
膜、１２……ゲート電極、１３……低濃度層、１
４……比較的高濃度層、１６……サイドウオー
ル、１７……ソース・ドレイン領域、２１……メ
モリセル（FAMOS）、２２……低耐圧
MOSFET、２３……高耐圧MOSFET、２４…
…Ｐ型シリコン基板、２５……ゲート絶縁膜、２
６，２７……ゲート電極、２８……フローテイン
グゲート、２９……SiO2膜、３０……コントロ
ールゲート、３１……低濃度層、３２……比較的
高濃度層、３３……フオトレジスト膜、３４，３
５，３６……ソース・ドレイン領域、３４ａ……
ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体主面に形成されたゲ
ート絶縁膜と、そのゲート絶縁膜上に形成された
ゲート電極と、ゲート電極下の前記半導体基体主
面部分を挟むようにその半導体基板主面内に形成
された前記第１導電型とは反対の導電型を示す第
２導電型のソースおよびドレイン領域とを有し、
そのドレイン領域は、その一部が前記ゲート電極
の一部下にまで延びて形成されて成る、高濃度の
第２導電型の第１領域とその第１領域を囲みその
第１領域よりも深くかつ低濃度の第２導電型の第
２領域と、前記ゲート電極の側部から離間してか
つ前記第１領域に接するように形成されて成る、
その第１領域よりも高濃度であつて前記第２領域
よりも深い第２導電型の第３領域とで構成されて
いることを特徴とするMIS型電界効果トランジス
タ。 ２ 前記ドレイン領域側の前記ゲート電極の側部
にはサイドウオール部を有し、前記第１領域と前
記第２領域とがそのサイドウオール部下に位置さ
れて成ることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089415A JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089415A JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234367A JPS60234367A (ja) | 1985-11-21 |
| JPH0564458B2 true JPH0564458B2 (ja) | 1993-09-14 |
Family
ID=13970015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089415A Granted JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234367A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
| ES2033241T5 (es) * | 1985-12-04 | 1998-02-16 | Advanced Micro Devices Inc | Transistores de efecto de campo. |
| JPH084112B2 (ja) * | 1986-06-25 | 1996-01-17 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| JP2004014941A (ja) * | 2002-06-10 | 2004-01-15 | Nec Corp | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
-
1984
- 1984-05-07 JP JP59089415A patent/JPS60234367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60234367A (ja) | 1985-11-21 |
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