JPH08274329A - Ｌｄｄ構造のｍｏｓ型トランジスタとその製造方法 - Google Patents
Ｌｄｄ構造のｍｏｓ型トランジスタとその製造方法Info
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- JPH08274329A JPH08274329A JP10294195A JP10294195A JPH08274329A JP H08274329 A JPH08274329 A JP H08274329A JP 10294195 A JP10294195 A JP 10294195A JP 10294195 A JP10294195 A JP 10294195A JP H08274329 A JPH08274329 A JP H08274329A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＭＯＳＦＥＴで、ショートチャ
ネル効果やホットキャリア耐性は上記の種々の構造と同
様に実現しながら、ゲート遅延時間の増大を防ぐ。 【構成】 Ｐ型シリコン基板２上にゲート酸化膜４が形
成され、ゲート酸化膜４上にはポリシリコンゲート電極
６が形成されている。ＬＤＤ構造を構成するＮ-層８の
真上にはゲート電極６の側壁に接する高融点金属のタン
グステンにてなる第１の側壁スペーサ３０が設けられ、
第１の側壁スペーサ３０の外側には第１の側壁スペーサ
３０に接する絶縁物のシリコン酸化膜にてなる第２の側
壁スペーサ３２が設けられている。基板２にはＮ-層８
のチャネル方向の外側にＮ+層１０が形成されている。
ネル効果やホットキャリア耐性は上記の種々の構造と同
様に実現しながら、ゲート遅延時間の増大を防ぐ。 【構成】 Ｐ型シリコン基板２上にゲート酸化膜４が形
成され、ゲート酸化膜４上にはポリシリコンゲート電極
６が形成されている。ＬＤＤ構造を構成するＮ-層８の
真上にはゲート電極６の側壁に接する高融点金属のタン
グステンにてなる第１の側壁スペーサ３０が設けられ、
第１の側壁スペーサ３０の外側には第１の側壁スペーサ
３０に接する絶縁物のシリコン酸化膜にてなる第２の側
壁スペーサ３２が設けられている。基板２にはＮ-層８
のチャネル方向の外側にＮ+層１０が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は第１導電型の半導体基板
上に設けられたゲート絶縁膜と、そのゲート絶縁膜上に
設けられたゲート電極と、ゲート電極の両側の基板表面
に形成された第２導電型の高濃度拡散領域と、ゲート電
極の両側の基板表面で前記高濃度拡散領域よりもチャネ
ル側で高濃度拡散領域にそれぞれ接して形成された第２
導電型の低濃度拡散領域とを備えたＬＤＤ(Lightly dop
ed drain）構造のＭＯＳＦＥＴとその製造方法に関する
ものである。
上に設けられたゲート絶縁膜と、そのゲート絶縁膜上に
設けられたゲート電極と、ゲート電極の両側の基板表面
に形成された第２導電型の高濃度拡散領域と、ゲート電
極の両側の基板表面で前記高濃度拡散領域よりもチャネ
ル側で高濃度拡散領域にそれぞれ接して形成された第２
導電型の低濃度拡散領域とを備えたＬＤＤ(Lightly dop
ed drain）構造のＭＯＳＦＥＴとその製造方法に関する
ものである。
【０００２】
【従来の技術】ＬＤＤ構造を有するＭＯＳＦＥＴで、ゲ
ート長さが０.５μｍ以下になってくると、ＬＤＤ構造
を用いても良好なホットキャリア耐性を得ることが困難
となり、また、低濃度拡散領域（Ｎ-層）の直列抵抗の
影響が顕著となり、デバイス特性が低下する。これを改
善するために、現在までに様々な改良ＬＤＤ構造が提案
されている。
ート長さが０.５μｍ以下になってくると、ＬＤＤ構造
を用いても良好なホットキャリア耐性を得ることが困難
となり、また、低濃度拡散領域（Ｎ-層）の直列抵抗の
影響が顕著となり、デバイス特性が低下する。これを改
善するために、現在までに様々な改良ＬＤＤ構造が提案
されている。
【０００３】例えば、ゲート電極とソース及びドレイン
拡散層の低濃度拡散領域とのオーバーラップ構造をもつ
ＭＯＳＦＥＴがある。その一例として、ＩＴ−ＬＤＤ
（Inverse T gate-LDD）構造と呼ばれる図１（Ａ）の構
造が提案されている（Tech. Dig. Int. Electron Devic
es Meet., p.742 (1986) 参照）。ＩＴ−ＬＤＤ構造で
は、シリコン基板２上のゲート酸化膜４上に形成された
逆Ｔ字型のゲート電極６の両側の薄い部分６ａを通して
低濃度拡散領域（Ｎ-層）８を形成し、ゲート電極６の
側面に形成した側壁スペーサ７をマスクとして高濃度拡
散領域（Ｎ+層）１０を形成している。
拡散層の低濃度拡散領域とのオーバーラップ構造をもつ
ＭＯＳＦＥＴがある。その一例として、ＩＴ−ＬＤＤ
（Inverse T gate-LDD）構造と呼ばれる図１（Ａ）の構
造が提案されている（Tech. Dig. Int. Electron Devic
es Meet., p.742 (1986) 参照）。ＩＴ−ＬＤＤ構造で
は、シリコン基板２上のゲート酸化膜４上に形成された
逆Ｔ字型のゲート電極６の両側の薄い部分６ａを通して
低濃度拡散領域（Ｎ-層）８を形成し、ゲート電極６の
側面に形成した側壁スペーサ７をマスクとして高濃度拡
散領域（Ｎ+層）１０を形成している。
【０００４】このように、Ｎ-層８が常にゲート電極部
分６ａで被われた形となり、ゲート電極によりＮ-層表
面の抵抗を減少させることが可能となり、Ｎ-層の直列
抵抗によるデバイス性能の低下を防ぐことができる。し
かし、ＩＴ−ＬＤＤ構造ではゲート電極とＮ-層８との
オーバーラップ部分が長くなり、しかもＮ+層１０の一
部もゲート電極部分６ａ下に入り込んでオーバーラップ
するので、ゲート電極−ドレイン間の寄生容量が増大
し、ゲート遅延時間が大きくなる欠点がある。
分６ａで被われた形となり、ゲート電極によりＮ-層表
面の抵抗を減少させることが可能となり、Ｎ-層の直列
抵抗によるデバイス性能の低下を防ぐことができる。し
かし、ＩＴ−ＬＤＤ構造ではゲート電極とＮ-層８との
オーバーラップ部分が長くなり、しかもＮ+層１０の一
部もゲート電極部分６ａ下に入り込んでオーバーラップ
するので、ゲート電極−ドレイン間の寄生容量が増大
し、ゲート遅延時間が大きくなる欠点がある。
【０００５】ＩＴ−ＬＤＤ構造と類似のものとして、図
１（Ｂ）に示されるように、ゲート電極６の側壁に第２
の電極部分１２を形成することによりＩＴ−ＬＤＤと同
様にゲート電極の両側に薄い電極部分を形成し、その薄
い電極部分１２を通してＮ-層８を形成し、電極部分１
２上に形成した側壁７をマスクとして高濃度拡散領域１
０を形成している（特開平３−１４７３３４号公報参
照）。図１（Ｂ）の構造でも同様に、ゲート電極６，１
２とＮ-層８とのオーバーラップ部分が長くなって寄生
容量が増大し、ゲート遅延時間が大きくなる。
１（Ｂ）に示されるように、ゲート電極６の側壁に第２
の電極部分１２を形成することによりＩＴ−ＬＤＤと同
様にゲート電極の両側に薄い電極部分を形成し、その薄
い電極部分１２を通してＮ-層８を形成し、電極部分１
２上に形成した側壁７をマスクとして高濃度拡散領域１
０を形成している（特開平３−１４７３３４号公報参
照）。図１（Ｂ）の構造でも同様に、ゲート電極６，１
２とＮ-層８とのオーバーラップ部分が長くなって寄生
容量が増大し、ゲート遅延時間が大きくなる。
【０００６】他の構造として、図１（Ｃ）に示されるよ
うに、ゲート電極６を形成した後、ウエハを大きく傾け
た状態で面内で回転させながらイオン注入することによ
り、ゲート電極６の下側に潜り込んだＮ-層８を形成し
たＬＡＴＩＤ（Large-tilt-angle-implanted-drain）構
造が提案されている（Proc. 1988 Symp. VLSITechnolog
y p.15 (1988) 参照）。
うに、ゲート電極６を形成した後、ウエハを大きく傾け
た状態で面内で回転させながらイオン注入することによ
り、ゲート電極６の下側に潜り込んだＮ-層８を形成し
たＬＡＴＩＤ（Large-tilt-angle-implanted-drain）構
造が提案されている（Proc. 1988 Symp. VLSITechnolog
y p.15 (1988) 参照）。
【０００７】しかし、図１（Ｃ）に示されるＬＡＴＩＤ
構造では、ウエハを大きく傾けてイオン注入するため、
２つのゲート電極間隔はゲート電極の高さとイオン注入
角度により制約を受け、ゲート電極の高さが高くなるほ
ど、また注入角度が大きくなるほどゲート電極間隔を大
きくしなければならなくなり、集積度を向上させる上で
障害となる。
構造では、ウエハを大きく傾けてイオン注入するため、
２つのゲート電極間隔はゲート電極の高さとイオン注入
角度により制約を受け、ゲート電極の高さが高くなるほ
ど、また注入角度が大きくなるほどゲート電極間隔を大
きくしなければならなくなり、集積度を向上させる上で
障害となる。
【０００８】図２（Ａ）はさらに他の手法によるゲート
オーバーラップ構造を形成したものである。図２（Ａ）
では、基板２上にゲート酸化膜４を形成し、その上にゲ
ート電極６を形成した後、ゲート電極表面及び基板表面
を酸化した後、ゲート電極をマスクとして基板にＮ-層
８をイオン注入により形成する。その後、ゲート電極の
側面にポリシリコンサイドウォール１４を形成し、さら
にポリシリコンサイドウォール１４の側面にシリコン酸
化膜のサイドウォール１６を形成した後、ゲート電極
６、サイドウォール１４，１６をマスクとしてＮ+層１
０をイオン注入により形成する。最後に、ゲート電極６
とサイドウォール１４をポリシリコン膜１８で接続する
（特開平４−１８６７３３号公報参照）。図２（Ａ）の
構造は、多数の工程を必要とし、構造も複雑になってい
る。したがって、この構造の歩留まりの低下やコスト高
が懸念される。
オーバーラップ構造を形成したものである。図２（Ａ）
では、基板２上にゲート酸化膜４を形成し、その上にゲ
ート電極６を形成した後、ゲート電極表面及び基板表面
を酸化した後、ゲート電極をマスクとして基板にＮ-層
８をイオン注入により形成する。その後、ゲート電極の
側面にポリシリコンサイドウォール１４を形成し、さら
にポリシリコンサイドウォール１４の側面にシリコン酸
化膜のサイドウォール１６を形成した後、ゲート電極
６、サイドウォール１４，１６をマスクとしてＮ+層１
０をイオン注入により形成する。最後に、ゲート電極６
とサイドウォール１４をポリシリコン膜１８で接続する
（特開平４−１８６７３３号公報参照）。図２（Ａ）の
構造は、多数の工程を必要とし、構造も複雑になってい
る。したがって、この構造の歩留まりの低下やコスト高
が懸念される。
【０００９】図２（Ｂ）はさらに他のゲートオーバーラ
ップ構造を示したものである。ゲート酸化膜４上にゲー
ト電極６を形成し、Ｎ-層８をイオン注入により形成し
た後、ゲート電極６の側面にポリシリコンからなるサイ
ドウォール２０を形成し、ゲート電極６とサイドウォー
ル２０をマスクとしてＮ+層１０を形成する（特開平４
−２３４１３１号公報参照）。
ップ構造を示したものである。ゲート酸化膜４上にゲー
ト電極６を形成し、Ｎ-層８をイオン注入により形成し
た後、ゲート電極６の側面にポリシリコンからなるサイ
ドウォール２０を形成し、ゲート電極６とサイドウォー
ル２０をマスクとしてＮ+層１０を形成する（特開平４
−２３４１３１号公報参照）。
【００１０】図２（Ｂ）の構造では、ポリシリコンサイ
ドウォール２０を形成する際のエッチバックではオーバ
ーエッチングによりゲート電極６のポリシリコンも同時
にエッチングされ、ゲート電極６の高さが低くなる。そ
の結果、ゲート電極の配線としての抵抗値が高くなる問
題がある。
ドウォール２０を形成する際のエッチバックではオーバ
ーエッチングによりゲート電極６のポリシリコンも同時
にエッチングされ、ゲート電極６の高さが低くなる。そ
の結果、ゲート電極の配線としての抵抗値が高くなる問
題がある。
【００１１】
【発明が解決しようとする課題】本発明はＬＤＤ構造の
ＭＯＳＦＥＴで、ショートチャネル効果やホットキャリ
ア耐性は上記の種々の構造と同様に実現しながら、ゲー
ト遅延時間の増大を防ぐことを目的とするものである。
ＭＯＳＦＥＴで、ショートチャネル効果やホットキャリ
ア耐性は上記の種々の構造と同様に実現しながら、ゲー
ト遅延時間の増大を防ぐことを目的とするものである。
【００１２】
【課題を解決するための手段】本発明のＬＤＤ構造のＭ
ＯＳＦＥＴは、ＬＤＤ構造を構成する低濃度拡散領域の
真上にはゲート電極の側壁に接する高融点金属からなる
第１の側壁スペーサが設けられ、第１の側壁スペーサの
外側には第１の側壁スペーサに接する絶縁物の第２の側
壁スペーサが設けられている。
ＯＳＦＥＴは、ＬＤＤ構造を構成する低濃度拡散領域の
真上にはゲート電極の側壁に接する高融点金属からなる
第１の側壁スペーサが設けられ、第１の側壁スペーサの
外側には第１の側壁スペーサに接する絶縁物の第２の側
壁スペーサが設けられている。
【００１３】そのようなＬＤＤ構造のＭＯＳＦＥＴを製
造する本発明の製造方法は次の工程（Ａ）から（Ｆ）を
含んでいる。（Ａ）第１導電型の半導体基板上にゲート
絶縁膜を形成する工程、（Ｂ）ゲート絶縁膜上にゲート
電極を形成する工程、（Ｃ）ゲート電極をマスクにして
前記基板に第２導電型の不純物を低濃度にイオン注入す
る工程、（Ｄ）ゲート電極の側面に高融点金属からなる
第１の側壁スペーサを形成する工程、（Ｅ）第１の側壁
スペーサの側面に絶縁物の第２の側壁スペーサを形成す
る工程、（Ｆ）ゲート電極、第１の側壁スペーサ及び第
２の側壁スペーサをマスクにして基板に第２導電型の不
純物を高濃度にイオン注入する工程。
造する本発明の製造方法は次の工程（Ａ）から（Ｆ）を
含んでいる。（Ａ）第１導電型の半導体基板上にゲート
絶縁膜を形成する工程、（Ｂ）ゲート絶縁膜上にゲート
電極を形成する工程、（Ｃ）ゲート電極をマスクにして
前記基板に第２導電型の不純物を低濃度にイオン注入す
る工程、（Ｄ）ゲート電極の側面に高融点金属からなる
第１の側壁スペーサを形成する工程、（Ｅ）第１の側壁
スペーサの側面に絶縁物の第２の側壁スペーサを形成す
る工程、（Ｆ）ゲート電極、第１の側壁スペーサ及び第
２の側壁スペーサをマスクにして基板に第２導電型の不
純物を高濃度にイオン注入する工程。
【００１４】
【実施例】図３は一実施例を表わす。比抵抗が２０Ω・
ｃｍのＰ型シリコン基板２上に膜厚が約１０ｎｍのゲー
ト酸化膜４が形成され、ゲート酸化膜４上には膜厚が約
３００ｎｍのポリシリコンゲート電極６が形成されてい
る。ＬＤＤ構造を構成する低濃度拡散領域（Ｎ-層）８
の真上にはゲート電極６の側壁に接する高融点金属のタ
ングステンにてなる第１の側壁スペーサ３０が設けら
れ、第１の側壁スペーサ３０の外側には第１の側壁スペ
ーサ３０に接する絶縁物のシリコン酸化膜にてなる第２
の側壁スペーサ３２が設けられている。基板２にはＮ-
層８のチャネル方向の外側に高濃度拡散領域（Ｎ+層）
１０が形成されている。Ｎ+層１０上には第２の側壁ス
ペーサ３２が位置し、Ｎ+層１０はゲート電極６にも第
１の側壁スペーサ３０にもオーバーラップしていない。
ｃｍのＰ型シリコン基板２上に膜厚が約１０ｎｍのゲー
ト酸化膜４が形成され、ゲート酸化膜４上には膜厚が約
３００ｎｍのポリシリコンゲート電極６が形成されてい
る。ＬＤＤ構造を構成する低濃度拡散領域（Ｎ-層）８
の真上にはゲート電極６の側壁に接する高融点金属のタ
ングステンにてなる第１の側壁スペーサ３０が設けら
れ、第１の側壁スペーサ３０の外側には第１の側壁スペ
ーサ３０に接する絶縁物のシリコン酸化膜にてなる第２
の側壁スペーサ３２が設けられている。基板２にはＮ-
層８のチャネル方向の外側に高濃度拡散領域（Ｎ+層）
１０が形成されている。Ｎ+層１０上には第２の側壁ス
ペーサ３２が位置し、Ｎ+層１０はゲート電極６にも第
１の側壁スペーサ３０にもオーバーラップしていない。
【００１５】第１の側壁スペーサ３０を構成する高融点
金属は、タングステン、モリブデン、タンタルもしくは
チタン、又はそれらの合金が適する。Ｎ-層８のチャネ
ル方向の長さＬは第１の側壁スペーサ３０と第２の側壁
スペーサ３２の膜厚により調整することができる。例え
ば、第１の側壁スペーサ３０の膜厚を約１００ｎｍ、第
２の側壁スペーサ３２の膜厚を約２００ｎｍとすると、
Ｌは約０.３μｍとなる。第２側壁スペーサ３２の材質
はＣＶＤ法で形成されるシリコン酸化膜の他、他の絶縁
膜、例えばシリコン窒化膜などを用いることができる。
本発明は実施例のＮ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯ
ＳＦＥＴゃＣＭＯＳデバイスにも同様に適用することが
できる。このＭＯＳＦＥＴでは、ゲート電極６と側壁サ
イドウォール３０とが１つの電極を構成し、１種のゲー
トドレイン・オーバーラップ構造となっている。
金属は、タングステン、モリブデン、タンタルもしくは
チタン、又はそれらの合金が適する。Ｎ-層８のチャネ
ル方向の長さＬは第１の側壁スペーサ３０と第２の側壁
スペーサ３２の膜厚により調整することができる。例え
ば、第１の側壁スペーサ３０の膜厚を約１００ｎｍ、第
２の側壁スペーサ３２の膜厚を約２００ｎｍとすると、
Ｌは約０.３μｍとなる。第２側壁スペーサ３２の材質
はＣＶＤ法で形成されるシリコン酸化膜の他、他の絶縁
膜、例えばシリコン窒化膜などを用いることができる。
本発明は実施例のＮ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯ
ＳＦＥＴゃＣＭＯＳデバイスにも同様に適用することが
できる。このＭＯＳＦＥＴでは、ゲート電極６と側壁サ
イドウォール３０とが１つの電極を構成し、１種のゲー
トドレイン・オーバーラップ構造となっている。
【００１６】次に、図４により図３の実施例を製造する
方法を説明する。 （Ａ）Ｐ型シリコン基板２上に膜厚が約１０ｎｍのゲー
ト酸化膜４を形成し、その上に膜厚が約３００ｎｍのポ
リシリコン膜を形成した後、フォトリソグラフィー工程
とエッチング工程を経てゲート電極６を形成する。ゲー
ト電極６を形成する際のエッチングでは、ゲート電極６
の外側の領域（将来、拡散領域になるところ）のゲート
酸化膜４は残しておく。
方法を説明する。 （Ａ）Ｐ型シリコン基板２上に膜厚が約１０ｎｍのゲー
ト酸化膜４を形成し、その上に膜厚が約３００ｎｍのポ
リシリコン膜を形成した後、フォトリソグラフィー工程
とエッチング工程を経てゲート電極６を形成する。ゲー
ト電極６を形成する際のエッチングでは、ゲート電極６
の外側の領域（将来、拡散領域になるところ）のゲート
酸化膜４は残しておく。
【００１７】（Ｂ）ゲート電極６をマスクにして基板に
Ｎ型不純物イオンとして例えばリンを低濃度でイオン注
入する。注入条件は、例えばエネルギー３０ＫｅＶ、ド
ーズ量は約１.０×１０13／ｃｍ2である。これによりＮ
-層８を形成する。
Ｎ型不純物イオンとして例えばリンを低濃度でイオン注
入する。注入条件は、例えばエネルギー３０ＫｅＶ、ド
ーズ量は約１.０×１０13／ｃｍ2である。これによりＮ
-層８を形成する。
【００１８】（Ｃ）ゲート電極６上から全面にタングス
テン膜を堆積し、エッチバックを施すことによりゲート
電極６の側面にタングステンの第１の側壁スペーサ３０
を形成する。このとき、第１の側壁スペーサ３０をマス
クにして第１の側壁スペーサ３０より外側のゲート酸化
膜４をエッチング除去してもよく、残しておいてもよ
い。図では外側のゲート酸化膜４を除去した例を示して
いる。
テン膜を堆積し、エッチバックを施すことによりゲート
電極６の側面にタングステンの第１の側壁スペーサ３０
を形成する。このとき、第１の側壁スペーサ３０をマス
クにして第１の側壁スペーサ３０より外側のゲート酸化
膜４をエッチング除去してもよく、残しておいてもよ
い。図では外側のゲート酸化膜４を除去した例を示して
いる。
【００１９】（Ｄ）ＣＶＤ法によりシリコン酸化膜をゲ
ート電極上から全面に堆積し、エッチバックすることに
より第１の側壁スペーサ３０の外側にシリコン酸化膜の
第２の側壁スペーサ３２を形成する。その後、Ｎ型不純
物として例えば砒素を高濃度でイオン注入する。注入条
件は、例えばエネルギー３０ＫｅＶ、ドーズ量約１.０
×１０15／ｃｍ2である。これにより基板にＮ+層１０を
形成する。その後、従来の方法により層間絶縁膜を堆積
し、コンタクトホールを設け、電極を形成する。
ート電極上から全面に堆積し、エッチバックすることに
より第１の側壁スペーサ３０の外側にシリコン酸化膜の
第２の側壁スペーサ３２を形成する。その後、Ｎ型不純
物として例えば砒素を高濃度でイオン注入する。注入条
件は、例えばエネルギー３０ＫｅＶ、ドーズ量約１.０
×１０15／ｃｍ2である。これにより基板にＮ+層１０を
形成する。その後、従来の方法により層間絶縁膜を堆積
し、コンタクトホールを設け、電極を形成する。
【００２０】
【発明の効果】本発明の構造は、Ｎ+層１０がゲート電
極にオーバーラップしていないので、ＩＴ−ＬＤＤより
もオーバーラップ容量を小さくすることができるので、
ＩＴ−ＬＤＤ構造よりも遅延時間が短かくなる。また、
ＬＡＴＩＤ構造ではゲート電極間隔がゲート電極の高さ
と注入角度により制限されるが、本発明はゲート電極の
技術的な限界、例えばリソグラフィー工程のレジスト解
像度やエッチング特性などにより制限されるだけであ
り、ＬＡＴＩＤ構造よりも高集積化が可能である。
極にオーバーラップしていないので、ＩＴ−ＬＤＤより
もオーバーラップ容量を小さくすることができるので、
ＩＴ−ＬＤＤ構造よりも遅延時間が短かくなる。また、
ＬＡＴＩＤ構造ではゲート電極間隔がゲート電極の高さ
と注入角度により制限されるが、本発明はゲート電極の
技術的な限界、例えばリソグラフィー工程のレジスト解
像度やエッチング特性などにより制限されるだけであ
り、ＬＡＴＩＤ構造よりも高集積化が可能である。
【図１】（Ａ）から（Ｃ）はそれぞれ従来のゲートオー
バーラップＬＤＤ構造を示す断面図である。
バーラップＬＤＤ構造を示す断面図である。
【図２】（Ａ）から（Ｃ）もそれぞれ従来のゲートオー
バーラップＬＤＤ構造を示す断面図である。
バーラップＬＤＤ構造を示す断面図である。
【図３】一実施例を示す断面図である。
【図４】同実施例の製造方法を示す工程断面図である。
２ シリコン基板 ４ ゲート酸化膜 ６ ゲート電極 ８ 低濃度不純物領域 １０ 高濃度不純物領域 ３０ タングステンの第１の側壁スペーサ ３２ シリコン酸化膜の第２の側壁スペーサ
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に設けられた
ゲート絶縁膜と、そのゲート絶縁膜上に設けられたゲー
ト電極と、ゲート電極の両側の基板表面に形成された第
２導電型の高濃度拡散領域と、ゲート電極の両側の基板
表面で前記高濃度拡散領域よりもチャネル側で高濃度拡
散領域にそれぞれ接して形成された第２導電型の低濃度
拡散領域とを備えたＭＯＳ型トランジスタにおいて、 前記低濃度拡散領域の真上には前記ゲート電極の側壁に
接する高融点金属からなる第１の側壁スペーサが設けら
れ、第１の側壁スペーサの外側には第１の側壁スペーサ
に接する絶縁物の第２の側壁スペーサが設けられている
ことを特徴とするＬＤＤ構造のＭＯＳ型トランジスタ。 - 【請求項２】 次の工程（Ａ）から（Ｆ）を含むＬＤＤ
構造のＭＯＳ型トランジスタの製造方法。 （Ａ）第１導電型の半導体基板上にゲート絶縁膜を形成
する工程、（Ｂ）ゲート絶縁膜上にゲート電極を形成す
る工程、（Ｃ）ゲート電極をマスクにして前記基板に第
２導電型の不純物を低濃度にイオン注入する工程、
（Ｄ）ゲート電極の側面に高融点金属からなる第１の側
壁スペーサを形成する工程、（Ｅ）第１の側壁スペーサ
の側面に絶縁物の第２の側壁スペーサを形成する工程、
（Ｆ）ゲート電極、第１の側壁スペーサ及び第２の側壁
スペーサをマスクにして前記基板に第２導電型の不純物
を高濃度にイオン注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294195A JPH08274329A (ja) | 1995-04-03 | 1995-04-03 | Ｌｄｄ構造のｍｏｓ型トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294195A JPH08274329A (ja) | 1995-04-03 | 1995-04-03 | Ｌｄｄ構造のｍｏｓ型トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274329A true JPH08274329A (ja) | 1996-10-18 |
Family
ID=14340863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294195A Pending JPH08274329A (ja) | 1995-04-03 | 1995-04-03 | Ｌｄｄ構造のｍｏｓ型トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567047B1 (ko) * | 1999-06-28 | 2006-04-04 | 주식회사 하이닉스반도체 | 모스 트랜지스터 제조방법 |
| JP2007273675A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1995
- 1995-04-03 JP JP10294195A patent/JPH08274329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567047B1 (ko) * | 1999-06-28 | 2006-04-04 | 주식회사 하이닉스반도체 | 모스 트랜지스터 제조방법 |
| JP2007273675A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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