JP2550235B2 - Ｇｏｌｄ構造を有する半導体素子の製造方法 - Google Patents
Ｇｏｌｄ構造を有する半導体素子の製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関するもので、特にＧＯＬＤ（gate-drain overlapped
device) 構造を有するＭＯＳトランジスタの製造方法に
関するものである。
関するもので、特にＧＯＬＤ（gate-drain overlapped
device) 構造を有するＭＯＳトランジスタの製造方法に
関するものである。
【０００２】
【従来の技術】半導体メモリー装置の高集積化に伴い、
これを構成する半導体デバイスの微細化は不可避であ
る。そして、この微細化のために、最小加工寸法の縮
小、例えば数メガから数十メガ級のメモリー装置におい
てはサブミクロン乃至は０．５ミクロン以下、が要求さ
れている。このような場合、ＭＯＳトランジスタにおい
てはその信頼性が低下してしまうことは勿論、パンチス
ルー電圧が低くなるため、動作電圧のレベルやデバイス
の構造を再考しなければならない。最近では、この問題
を解決するためにドレインエンジニアリング(drain-eng
ineering) 技術が開発されている。
これを構成する半導体デバイスの微細化は不可避であ
る。そして、この微細化のために、最小加工寸法の縮
小、例えば数メガから数十メガ級のメモリー装置におい
てはサブミクロン乃至は０．５ミクロン以下、が要求さ
れている。このような場合、ＭＯＳトランジスタにおい
てはその信頼性が低下してしまうことは勿論、パンチス
ルー電圧が低くなるため、動作電圧のレベルやデバイス
の構造を再考しなければならない。最近では、この問題
を解決するためにドレインエンジニアリング(drain-eng
ineering) 技術が開発されている。
【０００３】このような技術である、ＭＯＳトランジス
タのドレインを砒素（Ａｓ）と燐（Ｐ）で二重拡散させ
たＤＤＤ(double diffused drain) 構造（ＩＥＥＥ tr
ansanction of electron devices、１９８３、vol.ＥＤ
−３０、ｐｐ６５２−５７）、ソースとドレインをそれ
ぞれ低濃度および高濃度の二重拡散領域で構成したＬＤ
Ｄ(lightly doped drain-source)構造（ＩＥＥＥ ＴＥ
Ｄ．１９８０、vol.ＥＤ−２７、ｐｐ１３５９−１３６
７）等は、全て上述のデバイスの微細化に因る信頼性の
低下を防止するためのものである。しかし、上記の論文
に開示された技術のみではデバイスの信頼性を改善する
には限界がある。なぜなら、実際の微細なデバイスにお
いて、ゲートとドレイン−ソースとの間の重なりの長さ
がデバイス特性の重要な変化要因になるためである。
タのドレインを砒素（Ａｓ）と燐（Ｐ）で二重拡散させ
たＤＤＤ(double diffused drain) 構造（ＩＥＥＥ tr
ansanction of electron devices、１９８３、vol.ＥＤ
−３０、ｐｐ６５２−５７）、ソースとドレインをそれ
ぞれ低濃度および高濃度の二重拡散領域で構成したＬＤ
Ｄ(lightly doped drain-source)構造（ＩＥＥＥ ＴＥ
Ｄ．１９８０、vol.ＥＤ−２７、ｐｐ１３５９−１３６
７）等は、全て上述のデバイスの微細化に因る信頼性の
低下を防止するためのものである。しかし、上記の論文
に開示された技術のみではデバイスの信頼性を改善する
には限界がある。なぜなら、実際の微細なデバイスにお
いて、ゲートとドレイン−ソースとの間の重なりの長さ
がデバイス特性の重要な変化要因になるためである。
【０００４】上述のようなＭＯＳトランジスタにおける
ゲートをドレインおよびソースと重なるようにすること
によって、信頼性を増大させようとする技術であるＧＯ
ＬＤ（gate-drain overlapped device) 構造をもつ半導
体素子の製造方法が、公開論文（論文１：ＩＥＤＭ８
９．ｐｐ７６９−７７２、論文２：ＩＥＤＭ８９．ＰＰ
７６５−７６８）に開示されている。
ゲートをドレインおよびソースと重なるようにすること
によって、信頼性を増大させようとする技術であるＧＯ
ＬＤ（gate-drain overlapped device) 構造をもつ半導
体素子の製造方法が、公開論文（論文１：ＩＥＤＭ８
９．ｐｐ７６９−７７２、論文２：ＩＥＤＭ８９．ＰＰ
７６５−７６８）に開示されている。
【０００５】図９〜１２は従来のＬＤＤ形のＭＯＳトラ
ンジスタを製造する方法を示す製造工程図であって、ゲ
ートが反転Ｔ（inverse-Ｔ）形をしている。図９で、そ
れぞれ一つのＮ形およびＰ形ＭＯＳトランジスタが形成
されるＰウェル１およびＮウェル２が形成されており、
これらの上面にゲート酸化膜３、ゲート酸化膜３と連結
されたフィールド酸化膜６、ポリシリコン層４、低温酸
化膜５が配置されている。図１０で、各トランジスタの
チャネル部位にコンタクトホール８、９をフォトレジス
ト７のパターンを用いて形成し、Ｐ形とＮ形の不純物を
それぞれイオン注入して拡散させ、そして、コンタクト
ホール８、９を新たなポリシリコン１２、１３で満た
す。その後に、図１１で、フォトレジスト７と低温酸化
膜５を取り除いて酸化膜１６を選択沈積させた後に、選
択イオン注入を行う。この工程を繰り返して、ＮＭＯＳ
トランジスタの低濃度ソース１４および低濃度ドレイン
１５、ＰＭＯＳトランジスタの低濃度ソース１７および
低濃度ドレイン１８を形成する。次に、ポリシリコン
４、１２、１３が反転Ｔ形のゲートとなるようにパター
ンを形成してから、厚い低温酸化膜を半導体基板全面に
沈積し、食刻工程を行なって図１２のようなゲート形態
を構成する。このとき、厚い低温酸化膜は反転Ｔ形のゲ
ート１９、２１の側壁部分のみが残って側壁酸化膜２
０、２２となる。そして、酸化膜２５を選択沈積させた
後に、反転Ｔ形のゲート１９、２１と側壁酸化膜２０、
２２とから構成される部分をマスクとして選択イオン注
入を行う。この工程を繰り返して、ＮＭＯＳおよびＰＭ
ＯＳトランジスタのそれぞれの高濃度ソース２３、２６
と高濃度ドレイン２４、２７を形成する。
ンジスタを製造する方法を示す製造工程図であって、ゲ
ートが反転Ｔ（inverse-Ｔ）形をしている。図９で、そ
れぞれ一つのＮ形およびＰ形ＭＯＳトランジスタが形成
されるＰウェル１およびＮウェル２が形成されており、
これらの上面にゲート酸化膜３、ゲート酸化膜３と連結
されたフィールド酸化膜６、ポリシリコン層４、低温酸
化膜５が配置されている。図１０で、各トランジスタの
チャネル部位にコンタクトホール８、９をフォトレジス
ト７のパターンを用いて形成し、Ｐ形とＮ形の不純物を
それぞれイオン注入して拡散させ、そして、コンタクト
ホール８、９を新たなポリシリコン１２、１３で満た
す。その後に、図１１で、フォトレジスト７と低温酸化
膜５を取り除いて酸化膜１６を選択沈積させた後に、選
択イオン注入を行う。この工程を繰り返して、ＮＭＯＳ
トランジスタの低濃度ソース１４および低濃度ドレイン
１５、ＰＭＯＳトランジスタの低濃度ソース１７および
低濃度ドレイン１８を形成する。次に、ポリシリコン
４、１２、１３が反転Ｔ形のゲートとなるようにパター
ンを形成してから、厚い低温酸化膜を半導体基板全面に
沈積し、食刻工程を行なって図１２のようなゲート形態
を構成する。このとき、厚い低温酸化膜は反転Ｔ形のゲ
ート１９、２１の側壁部分のみが残って側壁酸化膜２
０、２２となる。そして、酸化膜２５を選択沈積させた
後に、反転Ｔ形のゲート１９、２１と側壁酸化膜２０、
２２とから構成される部分をマスクとして選択イオン注
入を行う。この工程を繰り返して、ＮＭＯＳおよびＰＭ
ＯＳトランジスタのそれぞれの高濃度ソース２３、２６
と高濃度ドレイン２４、２７を形成する。
【０００６】このような従来の製造方法においては、反
転Ｔ形のゲートと側壁酸化膜のサイズを調整することに
よって、低濃度のソースおよびドレイン領域とゲートと
の間の重なりの幅を調節することができるが、図１２以
後の工程、すなわち、ソースまたはドレインコンタクト
を形成する工程において、ソースまたはドレインの上部
に残っているゲート酸化膜３を除去するために新たなマ
スク工程が必要となる。要するに、マスク工程追加の必
要のない自己整合コンタクト(self-align contact)工程
を適用することができない。
転Ｔ形のゲートと側壁酸化膜のサイズを調整することに
よって、低濃度のソースおよびドレイン領域とゲートと
の間の重なりの幅を調節することができるが、図１２以
後の工程、すなわち、ソースまたはドレインコンタクト
を形成する工程において、ソースまたはドレインの上部
に残っているゲート酸化膜３を除去するために新たなマ
スク工程が必要となる。要するに、マスク工程追加の必
要のない自己整合コンタクト(self-align contact)工程
を適用することができない。
【０００７】半導体デバイスの製造分野において、マス
ク工程を追加せずに、パターン形成工程を遂行できると
いうことは、製造工程の段階と複雑性を減らし、生産コ
ストを低減するということは本発明の技術分野で通常の
知識をもつものなら容易に理解することができる。
ク工程を追加せずに、パターン形成工程を遂行できると
いうことは、製造工程の段階と複雑性を減らし、生産コ
ストを低減するということは本発明の技術分野で通常の
知識をもつものなら容易に理解することができる。
【０００８】図１３〜１６は、上記論文２に開示された
別のＬＤＤ形ＭＯＳトランジスタの製造方法を示したも
ので、ここでのゲートの構造は、酸化膜を介在した反転
Ｔ形(oxide-sandwiched inverse-T) となっている。ま
ず図１３で、基板３０上にゲート酸化膜３１、ポリシリ
コン層３２、酸化膜３３を順次沈積させ、そして、ゲー
ト３４を形成してから、図１４で、不純物をイオン注入
し拡散させて低濃度ソース３５および低濃度ドレイン３
６を形成する。その後、基板の全面に新たなポリシリコ
ン層３７を沈積させ、次に、図１５で、ポリシリコン層
３７を厚い誘電膜（または酸化膜）３８で覆ってから食
刻工程を行なうと、図１６のようなゲート形態が作られ
る。この誘電膜３８は食刻後には、反転Ｔ形のゲートの
側壁部分のみが残ってスペーサ３９となる。以後、イオ
ン注入工程と熱拡散工程を行なって高濃度ソース４０お
よび高濃度ドレイン４１が形成される。
別のＬＤＤ形ＭＯＳトランジスタの製造方法を示したも
ので、ここでのゲートの構造は、酸化膜を介在した反転
Ｔ形(oxide-sandwiched inverse-T) となっている。ま
ず図１３で、基板３０上にゲート酸化膜３１、ポリシリ
コン層３２、酸化膜３３を順次沈積させ、そして、ゲー
ト３４を形成してから、図１４で、不純物をイオン注入
し拡散させて低濃度ソース３５および低濃度ドレイン３
６を形成する。その後、基板の全面に新たなポリシリコ
ン層３７を沈積させ、次に、図１５で、ポリシリコン層
３７を厚い誘電膜（または酸化膜）３８で覆ってから食
刻工程を行なうと、図１６のようなゲート形態が作られ
る。この誘電膜３８は食刻後には、反転Ｔ形のゲートの
側壁部分のみが残ってスペーサ３９となる。以後、イオ
ン注入工程と熱拡散工程を行なって高濃度ソース４０お
よび高濃度ドレイン４１が形成される。
【０００９】図１６までの工程で、ＭＯＳトランジスタ
が構成されてからはコンタクト工程が行なわれる。この
場合にも、上記論文１に開示された方法と同様に、ソー
スおよびドレイン領域の上部にあるゲート酸化膜３１に
コンタクトホールを形成するためには、別途のマスク工
程が必要である。このため、コンタクト工程で自己整合
方法を適用することができない。また、図９〜１２およ
び図１３〜１６に示した従来の製造方法においては、低
濃度のソースおよびドレイン領域とゲートとの間の重な
り幅を反転Ｔ形のゲートの側面凸部分とスペーサ（ある
いは図１２の側壁酸化膜）の幅によって調整するが、こ
れらは食刻工程によって形成されるので、正確にその幅
を調節し難い問題点がある。例えば、図１６の場合、ゲ
ートと重なっている低濃度のソースおよびドレイン領域
の幅は、図１４で沈積されるポリシリコン層３７の厚さ
の工程マージンと、図１６で形成されるスペーサ３９の
幅の工程マージンとに左右されてしまうので、実際に形
成される幅は、これらのマージンに因る誤差をもつ。
が構成されてからはコンタクト工程が行なわれる。この
場合にも、上記論文１に開示された方法と同様に、ソー
スおよびドレイン領域の上部にあるゲート酸化膜３１に
コンタクトホールを形成するためには、別途のマスク工
程が必要である。このため、コンタクト工程で自己整合
方法を適用することができない。また、図９〜１２およ
び図１３〜１６に示した従来の製造方法においては、低
濃度のソースおよびドレイン領域とゲートとの間の重な
り幅を反転Ｔ形のゲートの側面凸部分とスペーサ（ある
いは図１２の側壁酸化膜）の幅によって調整するが、こ
れらは食刻工程によって形成されるので、正確にその幅
を調節し難い問題点がある。例えば、図１６の場合、ゲ
ートと重なっている低濃度のソースおよびドレイン領域
の幅は、図１４で沈積されるポリシリコン層３７の厚さ
の工程マージンと、図１６で形成されるスペーサ３９の
幅の工程マージンとに左右されてしまうので、実際に形
成される幅は、これらのマージンに因る誤差をもつ。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体デバイスの製造方法において、別途のマ
スク工程の必要がなく、自己整合コンタクト工程を遂行
することができる方法を提供することにある。また、Ｇ
ＯＬＤ構造の半導体デバイスにおいて、ゲートと拡散領
域との間の重なり幅を正確に調節することができる方法
を提供することにある。さらに、より簡単な工程によっ
て信頼性が高められ、高集積化に有利なＭＯＳトランジ
スタの製造方法を提供することにある。
目的は、半導体デバイスの製造方法において、別途のマ
スク工程の必要がなく、自己整合コンタクト工程を遂行
することができる方法を提供することにある。また、Ｇ
ＯＬＤ構造の半導体デバイスにおいて、ゲートと拡散領
域との間の重なり幅を正確に調節することができる方法
を提供することにある。さらに、より簡単な工程によっ
て信頼性が高められ、高集積化に有利なＭＯＳトランジ
スタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】このような本発明の目的
を達成するために、本発明は、半導体の基板上に順次に
第１伝導層および第２伝導層を沈積させてから、少なく
ともゲート酸化膜より充分に厚い酸化膜を第２伝導層上
に形成する第１工程と、この酸化膜上に所定の第１フォ
トレジストパターンを形成してから前記酸化膜と第２伝
導層を選択食刻する第２工程と、食刻後残った酸化膜と
第２伝導層をマスクとして基板と反対の導電形を有する
低濃度の不純物をイオン注入する第３工程と、前記残っ
た酸化膜の表面を除いた基板表面上に所定厚さの第３伝
導層を選択沈積させる第４工程と、第１および第３伝導
層の一部を食刻して第１、第２および第３伝導層から構
成される伝導電極を形成する第５工程と、この伝導電極
をマスクとして基板の全面に基板と反対の導電形を有す
る高濃度の不純物をイオン注入する第６工程と、基板の
全面に層間絶縁膜を沈積させる第７工程と、層間絶縁膜
上に所定の第２フォトレジストパターンを形成して、伝
導電極の上部の領域まで拡張された幅をもって、前記イ
オン注入された領域の基板表面を露出させるコンタクト
ホールを形成する第８工程とが連続的に行われる半導体
デバイスの製造方法を提供する。
を達成するために、本発明は、半導体の基板上に順次に
第１伝導層および第２伝導層を沈積させてから、少なく
ともゲート酸化膜より充分に厚い酸化膜を第２伝導層上
に形成する第１工程と、この酸化膜上に所定の第１フォ
トレジストパターンを形成してから前記酸化膜と第２伝
導層を選択食刻する第２工程と、食刻後残った酸化膜と
第２伝導層をマスクとして基板と反対の導電形を有する
低濃度の不純物をイオン注入する第３工程と、前記残っ
た酸化膜の表面を除いた基板表面上に所定厚さの第３伝
導層を選択沈積させる第４工程と、第１および第３伝導
層の一部を食刻して第１、第２および第３伝導層から構
成される伝導電極を形成する第５工程と、この伝導電極
をマスクとして基板の全面に基板と反対の導電形を有す
る高濃度の不純物をイオン注入する第６工程と、基板の
全面に層間絶縁膜を沈積させる第７工程と、層間絶縁膜
上に所定の第２フォトレジストパターンを形成して、伝
導電極の上部の領域まで拡張された幅をもって、前記イ
オン注入された領域の基板表面を露出させるコンタクト
ホールを形成する第８工程とが連続的に行われる半導体
デバイスの製造方法を提供する。
【００１２】
【作用】上記のような製造方法をとることで、自己整合
コンタクト工程を実施することが可能となり、低濃度の
拡散領域の有効幅を精密に調節できるようになる。
コンタクト工程を実施することが可能となり、低濃度の
拡散領域の有効幅を精密に調節できるようになる。
【００１３】
【実施例】以下、本発明による半導体デバイスの製造方
法を添付図面を参照して詳細に説明する。尚、下記の本
発明による製造方法はＧＯＬＤ構造を有するＭＯＳトラ
ンジスタに関して一つの実施例を適用したものである
が、本発明による方法を適用することができる全ての半
導体デバイスのプロセスがこれに関係することは容易に
理解できる。
法を添付図面を参照して詳細に説明する。尚、下記の本
発明による製造方法はＧＯＬＤ構造を有するＭＯＳトラ
ンジスタに関して一つの実施例を適用したものである
が、本発明による方法を適用することができる全ての半
導体デバイスのプロセスがこれに関係することは容易に
理解できる。
【００１４】図２〜８は、本発明によるＧＯＬＤ構造の
ＭＯＳトランジスタの製造方法を示す製造工程図であ
る。
ＭＯＳトランジスタの製造方法を示す製造工程図であ
る。
【００１５】まず、図２で、フィールド酸化膜５１とゲ
ート酸化膜５２が形成された半導体基板５０上に、２０
００Å程度のゲートポリシリコン層５３と３０００Å程
度の高融点金属層(refractory metal)５４と２０００Å
程度の酸化膜５５を順次に形成する。この高融点金属は
タングスタン（Ｗ）、モリブデン（Ｍｏ）またはチタニ
ウム（Ｔｉ）等を使用でき、また、これらを包含した高
融点の金属ケイ化物を使用することもできる。尚、酸化
膜５５の厚さは２０００Å程度に敢えて限定する必要は
ないが、少なくともゲート酸化膜５２より充分に厚い方
が本発明を実施するに当たって問題がない。
ート酸化膜５２が形成された半導体基板５０上に、２０
００Å程度のゲートポリシリコン層５３と３０００Å程
度の高融点金属層(refractory metal)５４と２０００Å
程度の酸化膜５５を順次に形成する。この高融点金属は
タングスタン（Ｗ）、モリブデン（Ｍｏ）またはチタニ
ウム（Ｔｉ）等を使用でき、また、これらを包含した高
融点の金属ケイ化物を使用することもできる。尚、酸化
膜５５の厚さは２０００Å程度に敢えて限定する必要は
ないが、少なくともゲート酸化膜５２より充分に厚い方
が本発明を実施するに当たって問題がない。
【００１６】その後、図３で、所定のフォトレスジトパ
ターン１００を利用した光食刻(photo-lithography) 工
程を行って、ＭＯＳトランジスタのチャネルが形成され
る基板５０の領域の上部の高融点金属層５４および酸化
膜５５のみを残すように、ゲートポリシリコン層５３の
表面が露出するまで高融点金属層５４および酸化膜５５
を選択食刻して、ゲート金属層５４ａおよび緩衝酸化膜
５５ａを形成してからフォトレジストパターン１００を
除去する。
ターン１００を利用した光食刻(photo-lithography) 工
程を行って、ＭＯＳトランジスタのチャネルが形成され
る基板５０の領域の上部の高融点金属層５４および酸化
膜５５のみを残すように、ゲートポリシリコン層５３の
表面が露出するまで高融点金属層５４および酸化膜５５
を選択食刻して、ゲート金属層５４ａおよび緩衝酸化膜
５５ａを形成してからフォトレジストパターン１００を
除去する。
【００１７】その後、図４に図示のように、ゲート金属
層５４ａおよび緩衝酸化膜５５ａをイオン注入用のマス
クにして、ＮまたはＰ形の不純物（基板５０がＰ形であ
るとＮ形不純物になり、その反対であるとＰ形不純物と
なる）をイオン注入する。このとき、イオン注入される
不純物の線量は基板５０の不純物の濃度と同じ程度の低
濃度とし、イオン注入エネルギーはゲートポリシリコン
層５３とゲート酸化膜５２を突き抜けて基板５０の表面
直下にイオン注入領域が形成される程度が良い。このよ
うにしてイオン注入された低濃度の不純物は、低濃度ソ
ース５６および低濃度ドレイン５７を形成する。
層５４ａおよび緩衝酸化膜５５ａをイオン注入用のマス
クにして、ＮまたはＰ形の不純物（基板５０がＰ形であ
るとＮ形不純物になり、その反対であるとＰ形不純物と
なる）をイオン注入する。このとき、イオン注入される
不純物の線量は基板５０の不純物の濃度と同じ程度の低
濃度とし、イオン注入エネルギーはゲートポリシリコン
層５３とゲート酸化膜５２を突き抜けて基板５０の表面
直下にイオン注入領域が形成される程度が良い。このよ
うにしてイオン注入された低濃度の不純物は、低濃度ソ
ース５６および低濃度ドレイン５７を形成する。
【００１８】そして、図５に示すように、緩衝酸化膜５
５ａを除いた基板５０の表面の全領域に、５００〜２０
００Å程度のポリシリコン（または高融点金属あるいは
高融点の金属ケイ化物）を化学気相蒸着法（ＣＶＤ）等
を利用して選択沈積させる。
５ａを除いた基板５０の表面の全領域に、５００〜２０
００Å程度のポリシリコン（または高融点金属あるいは
高融点の金属ケイ化物）を化学気相蒸着法（ＣＶＤ）等
を利用して選択沈積させる。
【００１９】このポリシリコン層５８の厚さは、以後の
工程で、低濃度ソース５６および低濃度ドレイン５７と
ゲートとの重なり幅を決定する因子になり、これの厚さ
の調節は与えられた雰囲気で時間当りに沈積する比率を
算定することによって調節することができる。例えば、
ポリシリコンである場合、８５０℃で１分間に１５０Å
の厚さで沈積する状態であると、所望の厚さが６００Å
である場合には一定温度の条件の下で４分間の沈積工程
を行えば良い。
工程で、低濃度ソース５６および低濃度ドレイン５７と
ゲートとの重なり幅を決定する因子になり、これの厚さ
の調節は与えられた雰囲気で時間当りに沈積する比率を
算定することによって調節することができる。例えば、
ポリシリコンである場合、８５０℃で１分間に１５０Å
の厚さで沈積する状態であると、所望の厚さが６００Å
である場合には一定温度の条件の下で４分間の沈積工程
を行えば良い。
【００２０】さらに、図６で、低濃度ソース５６および
低濃度ドレイン５７と幅Ｗｏ程重なった領域（以下スペ
ーサと呼ぶ）５８ａを除いたポリシリコン層５８と、ス
ペーサ５８ａおよびゲート金属層５４ａの下部の領域
（以下ゲートと呼ぶ）５３ａを除いたゲートポリシリコ
ン層５３とを食刻工程によって除去する。上記幅Ｗｏは
前述したように、図５で沈積したポリシリコン層５８
（または高融点金属あるいは金属ケイ化物）の厚さをも
って調節される。
低濃度ドレイン５７と幅Ｗｏ程重なった領域（以下スペ
ーサと呼ぶ）５８ａを除いたポリシリコン層５８と、ス
ペーサ５８ａおよびゲート金属層５４ａの下部の領域
（以下ゲートと呼ぶ）５３ａを除いたゲートポリシリコ
ン層５３とを食刻工程によって除去する。上記幅Ｗｏは
前述したように、図５で沈積したポリシリコン層５８
（または高融点金属あるいは金属ケイ化物）の厚さをも
って調節される。
【００２１】以上の結果、ポリシリコン層５８およびゲ
ートポリシリコン層５３の残っている部分はスペーサ５
８ａおよびゲート５３ａになる。このようにＭＯＳトラ
ンジスタのゲートパターンを完成してから、このゲート
パターンをイオン注入用のマスクとして利用して高濃度
の不純物をイオン注入することによって、高濃度ソース
５９および高濃度ドレイン６０を形成する。このとき、
低濃度イオン注入の場合とは異なり、ゲートパターンが
幅Ｗｏ程拡張された状態であるので、高濃度ソースおよ
びドレイン５９、６０の間の幅は低濃度ソースおよびド
レイン５６、５７の間の幅より大きいことを知り得る。
ートポリシリコン層５３の残っている部分はスペーサ５
８ａおよびゲート５３ａになる。このようにＭＯＳトラ
ンジスタのゲートパターンを完成してから、このゲート
パターンをイオン注入用のマスクとして利用して高濃度
の不純物をイオン注入することによって、高濃度ソース
５９および高濃度ドレイン６０を形成する。このとき、
低濃度イオン注入の場合とは異なり、ゲートパターンが
幅Ｗｏ程拡張された状態であるので、高濃度ソースおよ
びドレイン５９、６０の間の幅は低濃度ソースおよびド
レイン５６、５７の間の幅より大きいことを知り得る。
【００２２】今までの工程において、図３で形成された
緩衝酸化膜５５ａがそのまま残在されていることが、後
述のように重要である。
緩衝酸化膜５５ａがそのまま残在されていることが、後
述のように重要である。
【００２３】ゲートパターンが完成し、二重濃度のソー
スおよびドレインが形成されてから、図７に図示のよう
に、基板の全面に２０００Å程度の層間絶縁膜６１が沈
積される。
スおよびドレインが形成されてから、図７に図示のよう
に、基板の全面に２０００Å程度の層間絶縁膜６１が沈
積される。
【００２４】その後、図８で、配線とソースまたはドレ
インとのコンタクトのための、本発明によってのみ適用
できる自己整合用のフォトレジストパターン１０１を利
用してＭＯＳトランジスタのソースまたはドレイン部分
を露出させるコンタクトホール１１１を形成する。ここ
で、コンタクトホール１１１はゲート部（ゲート金属層
５４ａ、スペーサ５８ａおよびゲート５３ａとから構成
される部分）の上部の領域にまでわたって形成されてお
り、コンタクトホール１１１とゲート部は層間絶縁膜６
１の一部が残留した絶縁膜６１ａと緩衝酸化膜５５ａに
よって隔離されていることを知り得る。ゲート部の角と
側壁に絶縁膜６１ａが残留する原理は、コンタクトホー
ル１１１を異方性食刻によって形成するためであること
をこの分野の通常の知識をもつものなら容易に理解する
ことができる。これについて図１を参照してより詳細に
説明する。
インとのコンタクトのための、本発明によってのみ適用
できる自己整合用のフォトレジストパターン１０１を利
用してＭＯＳトランジスタのソースまたはドレイン部分
を露出させるコンタクトホール１１１を形成する。ここ
で、コンタクトホール１１１はゲート部（ゲート金属層
５４ａ、スペーサ５８ａおよびゲート５３ａとから構成
される部分）の上部の領域にまでわたって形成されてお
り、コンタクトホール１１１とゲート部は層間絶縁膜６
１の一部が残留した絶縁膜６１ａと緩衝酸化膜５５ａに
よって隔離されていることを知り得る。ゲート部の角と
側壁に絶縁膜６１ａが残留する原理は、コンタクトホー
ル１１１を異方性食刻によって形成するためであること
をこの分野の通常の知識をもつものなら容易に理解する
ことができる。これについて図１を参照してより詳細に
説明する。
【００２５】図１で、点線で表示された部分がコンタク
トホール１１１を形成するために異方性食刻によって除
去された部分を示す。自己整合用のフォトレジストパタ
ーン１０１を形成してから異方性蝕刻を行なうと、ソー
スの上部からは厚さＴ1 に該当する層間絶縁膜６１とゲ
ート酸化膜５２とが食刻されると同時に、ゲート部の上
部からも厚さＴ2 に該当する緩衝酸化膜５５ａの一部と
層間絶縁膜６１が食刻される。この厚さＴ1 およびＴ2
は当然同じ厚さであるが（Ｔ1 ＝Ｔ2 ）、図１に図示の
ように、Ｔ1 ＝ＴO （層間絶縁膜６１の厚さ）＋Ｔ
GO（ゲート酸化膜５２の厚さ）、Ｔ2 ＝ＴO ＋ＴBO（緩
衝酸化膜５５ａの食刻された厚さ）でそれぞれ行なわれ
る。
トホール１１１を形成するために異方性食刻によって除
去された部分を示す。自己整合用のフォトレジストパタ
ーン１０１を形成してから異方性蝕刻を行なうと、ソー
スの上部からは厚さＴ1 に該当する層間絶縁膜６１とゲ
ート酸化膜５２とが食刻されると同時に、ゲート部の上
部からも厚さＴ2 に該当する緩衝酸化膜５５ａの一部と
層間絶縁膜６１が食刻される。この厚さＴ1 およびＴ2
は当然同じ厚さであるが（Ｔ1 ＝Ｔ2 ）、図１に図示の
ように、Ｔ1 ＝ＴO （層間絶縁膜６１の厚さ）＋Ｔ
GO（ゲート酸化膜５２の厚さ）、Ｔ2 ＝ＴO ＋ＴBO（緩
衝酸化膜５５ａの食刻された厚さ）でそれぞれ行なわれ
る。
【００２６】このため、緩衝酸化膜５５ａの食刻された
厚さＴBOはゲート酸化膜５２の厚さＴGOと同じになる。
しかし、ゲート酸化膜５２より緩衝酸化膜５５ａの厚さ
が充分に厚く形成されていため、食刻後も緩衝酸化膜５
５ａにはＴBOX 程の厚さが残っている。したがって、ゲ
ート部上部がコンタクトホール形成の食刻によって露出
したり、浸蝕されたりすることはない。同様に、コンタ
クトホール形成の食刻後に、ゲート部の角と側壁に残在
する絶縁膜６１ａの厚さＴOXによってゲート部とコンタ
クトホール１１１は隔離される。すなわち、ゲート部の
上部にまでコンタクトホール１１１の大きさを拡張して
も、異方性蝕刻後に、緩衝酸化膜５５ａの厚さＴBOX と
絶縁膜６１ａの厚さＴOXが残留するので、コンタクトホ
ール１１１を通じてソースと接続される配線はゲート部
と短絡することはない。
厚さＴBOはゲート酸化膜５２の厚さＴGOと同じになる。
しかし、ゲート酸化膜５２より緩衝酸化膜５５ａの厚さ
が充分に厚く形成されていため、食刻後も緩衝酸化膜５
５ａにはＴBOX 程の厚さが残っている。したがって、ゲ
ート部上部がコンタクトホール形成の食刻によって露出
したり、浸蝕されたりすることはない。同様に、コンタ
クトホール形成の食刻後に、ゲート部の角と側壁に残在
する絶縁膜６１ａの厚さＴOXによってゲート部とコンタ
クトホール１１１は隔離される。すなわち、ゲート部の
上部にまでコンタクトホール１１１の大きさを拡張して
も、異方性蝕刻後に、緩衝酸化膜５５ａの厚さＴBOX と
絶縁膜６１ａの厚さＴOXが残留するので、コンタクトホ
ール１１１を通じてソースと接続される配線はゲート部
と短絡することはない。
【００２７】図１から知り得るように従来のコンタクト
工程では、少なくとも配線とゲートが短絡しないように
するためにコンタクトホールの幅をＷ1 に制限しなけれ
ばならないが、本発明においては、自己整合コンタクト
工程が可能であるので、コンタクトホールの幅を従来の
Ｗ1 よりΔＷ程拡張したＷ2 の幅で形成可能である。
工程では、少なくとも配線とゲートが短絡しないように
するためにコンタクトホールの幅をＷ1 に制限しなけれ
ばならないが、本発明においては、自己整合コンタクト
工程が可能であるので、コンタクトホールの幅を従来の
Ｗ1 よりΔＷ程拡張したＷ2 の幅で形成可能である。
【００２８】このような結果が、高集積の半導体デバイ
スを設計するときに、最小加工寸法の余裕度を増大させ
得るのは当然である。また、図１においては、低濃度ソ
ースおよびドレイン５６、５７の幅ＷO によってＭＯＳ
トランジスタの有効チャネル幅Ｌeff を調節することが
できることも図示している。現在、数十メガ級の高集積
メモリー装置等で採用されているＭＯＳトランジスタの
チャネル長さは０．５ミクロン以下（例えば、０．３５
ミクロン程度）に縮小され、それによる短チャネル効果
（しきい電圧以下でチャネル電流が流れる現象）が問題
視されているので、本発明の技術分野のような微細なド
レインエンジニアリング技術が要求され、製造工程上の
適用が重要になっている。
スを設計するときに、最小加工寸法の余裕度を増大させ
得るのは当然である。また、図１においては、低濃度ソ
ースおよびドレイン５６、５７の幅ＷO によってＭＯＳ
トランジスタの有効チャネル幅Ｌeff を調節することが
できることも図示している。現在、数十メガ級の高集積
メモリー装置等で採用されているＭＯＳトランジスタの
チャネル長さは０．５ミクロン以下（例えば、０．３５
ミクロン程度）に縮小され、それによる短チャネル効果
（しきい電圧以下でチャネル電流が流れる現象）が問題
視されているので、本発明の技術分野のような微細なド
レインエンジニアリング技術が要求され、製造工程上の
適用が重要になっている。
【００２９】
【発明の効果】上述のように本発明は、半導体デバイス
の製造方法において、自己整合コンタクト工程が実施で
きるため、微細パターン工程上における最小加工寸法の
余裕を増大させ、より簡易な工程で信頼性の高い半導体
デバイスの製造方法を提供できる効果がある。また、本
発明はＧＯＬＤ構造のＭＯＳトランジスタの製造方法に
おける低濃度ソースおよびドレインの有効幅を、選択沈
積されるポリシリコン（または高融点金属あるいは金属
ケイ化物）等の沈積率の調節によってのみ、正確に設定
し得るので、微細化傾向にある工程における作業の信頼
性を確保できる利点がある。
の製造方法において、自己整合コンタクト工程が実施で
きるため、微細パターン工程上における最小加工寸法の
余裕を増大させ、より簡易な工程で信頼性の高い半導体
デバイスの製造方法を提供できる効果がある。また、本
発明はＧＯＬＤ構造のＭＯＳトランジスタの製造方法に
おける低濃度ソースおよびドレインの有効幅を、選択沈
積されるポリシリコン（または高融点金属あるいは金属
ケイ化物）等の沈積率の調節によってのみ、正確に設定
し得るので、微細化傾向にある工程における作業の信頼
性を確保できる利点がある。
【００３０】
【図１】本発明による製造工程を用いた半導体デバイス
の構造断面図である。
の構造断面図である。
【図２】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図３】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図４】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図５】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図６】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図７】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図８】本発明による製造工程を説明する製造工程図で
ある。
ある。
【図９】従来の技術による製造工程を説明する製造工程
図である。
図である。
【図１０】従来の技術による製造工程を説明する製造工
程図である。
程図である。
【図１１】従来の技術による製造工程を説明する製造工
程図である。
程図である。
【図１２】従来の技術による製造工程を説明する製造工
程図である。
程図である。
【図１３】従来の別の技術による製造工程を説明する製
造工程図である。
造工程図である。
【図１４】従来の別の技術による製造工程を説明する製
造工程図である。
造工程図である。
【図１５】従来の別の技術による製造工程を説明する製
造工程図である。
造工程図である。
【図１６】従来の別の技術による製造工程を説明する製
造工程図である。
造工程図である。
５２……ゲート酸化膜 ５３……ゲートポリシリコン層 ５３ａ…ゲート ５４……高融点金属層 ５４ａ…ゲート金属層 ５５……酸化膜 ５５ａ…緩衝酸化膜 ５６……低濃度ソース ５７……低濃度ドレイン ５８……ポリシリコン層 ５８ａ…スペーサ ５９……高濃度ソース ６０……高濃度ドレイン ６１……層間絶縁膜 ６１ａ…絶縁膜 １０１…フォトレジストパターン
Claims (6)
- 【請求項１】 フィールド酸化膜とゲート酸化膜が形成
された半導体基板上に半導体デバイスを製造する方法に
おいて、 半導体基板上に第１伝導層および第２伝導層を順次に沈
積させ、少なくともゲート酸化膜よりは充分に厚い酸化
膜を第２伝導層上に形成する第１工程と、 上記厚い酸化膜上に、所定の第１フォトレジストパター
ンを形成して、厚い酸化膜と第２伝導層を選択食刻する
第２工程と、 第２工程後に残った厚い酸化膜と第２伝導層とをマスク
として、半導体基板の表面に半導体基板とは反対の導電
形を有する不純物を第１濃度状態としてイオン注入する
第３工程と、 上記残った厚い酸化膜の露出している表面を除いた半導
体基板全表面に所定の厚さの第３伝導層を選択沈積させ
る第４工程と、 食刻工程によって第１および第３伝導層の一部をエッチ
ングして、第１、第２および第３伝導層から構成される
伝導電極を形成する第５工程と、 形成された伝導電極をマスクとして半導体基板の表面に
半導体基板とは反対の導電形を有する不純物を第２濃度
状態としてイオン注入する第６工程と、 半導体基板の全表面に層間絶縁膜を形成する第７工程
と、 層間絶縁膜上に所定の第２フォトレジストパターンを形
成してから、伝導電極の上部の領域にまで拡張された幅
をもった、半導体基板のイオン注入された領域の表面を
露出させるコンタクトホールを形成する第８工程と、を連続的に実施する ことを特徴とする半導体デバイスの
製造方法。 - 【請求項２】 第３工程による第１濃度状態のイオン注
入で半導体デバイスの相対的低濃度の拡散領域を形成
し、第６工程による第２濃度状態のイオン注入で半導体
デバイスの相対的高濃度の拡散領域を形成する請求項１
記載の半導体デバイスの製造方法。 - 【請求項３】 第３伝導層の所定の厚さにより、低濃度
の拡散領域よりも狭くされる高濃度の拡散領域の範囲を
決定する請求項１または請求項２記載の半導体デバイス
の製造方法。 - 【請求項４】 第８工程を異方性食刻によって行い、コ
ンタクトホール内に包含された上記の厚い酸化膜および
層間絶縁膜の一部のみを食刻する請求項１記載の半導体
デバイスの製造方法。 - 【請求項５】 第８工程後に、コンタクトホールを通じ
て半導体基板のイオン注入された領域と接続される金属
配線を形成する第９工程を実施する請求項１記載の半導
体デバイスの製造方法。 - 【請求項６】 コンタクトホールが、一部が食刻された
厚い酸化膜と層間絶縁膜によって伝導電極から絶縁され
る請求項１または請求項５記載の半導体デバイスの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910005708A KR940001402B1 (ko) | 1991-04-10 | 1991-04-10 | 골드구조를 가지는 반도체소자의 제조방법 |
| KR5708/1991 | 1991-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669229A JPH0669229A (ja) | 1994-03-11 |
| JP2550235B2 true JP2550235B2 (ja) | 1996-11-06 |
Family
ID=19313082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183992A Expired - Fee Related JP2550235B2 (ja) | 1991-04-10 | 1991-06-28 | Ｇｏｌｄ構造を有する半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5256585A (ja) |
| JP (1) | JP2550235B2 (ja) |
| KR (1) | KR940001402B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190757B1 (ko) * | 1995-06-30 | 1999-06-01 | 김영환 | 모스 전계 효과 트랜지스터 형성방법 |
| JP2904167B2 (ja) * | 1996-12-18 | 1999-06-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6020242A (en) * | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
| US6218276B1 (en) | 1997-12-22 | 2001-04-17 | Lsi Logic Corporation | Silicide encapsulation of polysilicon gate and interconnect |
| US6037233A (en) * | 1998-04-27 | 2000-03-14 | Lsi Logic Corporation | Metal-encapsulated polysilicon gate and interconnect |
| US6501098B2 (en) * | 1998-11-25 | 2002-12-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| TW408354B (en) * | 1999-03-02 | 2000-10-11 | United Microelectronics Corp | Structure of field effect transistor and its manufacture method |
| KR20000073372A (ko) * | 1999-05-10 | 2000-12-05 | 김영환 | 반도체 소자의 제조방법 |
| US6274446B1 (en) | 1999-09-28 | 2001-08-14 | International Business Machines Corporation | Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap |
| US6372618B2 (en) * | 2000-01-06 | 2002-04-16 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| GB0107410D0 (en) * | 2001-03-23 | 2001-05-16 | Koninkl Philips Electronics Nv | Electronic devices comprising thin-film transistors,and their manufacture |
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