KR920020671A - 골드구조를 가지는 반도체소자의 제조방법 - Google Patents

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Abstract

내용 없음

Description

골드구조를 가지는 반도체소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 제조공정도.
제4도는 본 발명에 따른 컨택홀의 형성상태를 보여주는 단면도.

Claims (9)

  1. 필드산화막과 게이트산화막이 형성된 반도체기판상에 반도체 디바이스릍 제조하는 방법에 있어서, 상기 반도체기판상에 순차적으로 제1전도층 및 제2전도층을 도포한 다음 최소한 상기 게이트산화막보다는 충분히 두꺼운 산화막을 상기 제2전도층상에 형성하는 제1공정과, 상기 산화막상에 소정의 제1포트레지스트패턴을 도포한 다음 상기 산화막과 상기 제2전도층을 선택적으로 식각하는 제2공정과, 상기 남아있는 산화막과 제2전도층을 마스크로하여 반도체기판 전면에 상기 반도체기판과는 반대의 도전형을 가지는 불순물을 제1농도상태로 이온주입하는 제3공정과, 상기 패터닝된 산화막의 노출된 표면을 제외한 영역상에 소정두께의 제3전도층을 선택적으로 도포하는 제4공정과, 에치백공정에 의하여 상기 제1 및 제3전도층의 일부를 에칭하여 상기 제1, 제2 및 제3전도층으로 구성되는 전도전극을 형성하는 제5공정과. 상기 패터닝된 전도전극을 마스크로 하여 상기 반도체기판전면에 상기 반도체기판의 도전형과는 반대의 도전형을 가지는 불순물을 제2농도상태로 이온주입하는 제6공정과, 상기 반도체기판전면에 층간절연막을 도포하는 제7공정과, 상기 층간절연막상에 소정의 제2포토레지스터패턴을 도포한 다음 상기 전도전극의 상부영역에까지 확장된 폭을 가지며 상기 이온주입된 영역의 표면을 노출시키는 컨택홀을 형성하는 제8공정이 연속적으로 구비됨을 특징으로 하는 반도체 디바이스의 제조방법.
  2. 제1항에 있어서, 상기 제3공정에 의하여 상기 반도체 디바이스의 저농도확산영역이 형성됨을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 제1항에 있어서, 상기 제6공정에 의하여 상기 반도체 디바이스의 고농도확산영역이 형성됨을 특징으로 하는 반도체 디바이스의 제조방법.
  4. 제1항 또는 제3항에 있어서, 상기 고농도확산영역이 상기 제3전도층의 소정두께에 의하여 상기 저농도확산 영역보다 작은 폭을 가짐을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제1항에 있어서, 상기 제8공정이 방향성식각에 의하여 이루어지고 상기 컨택홀내에 포함된 상기 산화막 및 층간절연막의 일부만이 식각됨을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 제1항에 있어서. 상기 제8공정에 이어, 상기 컨택홀을 통하여 상기 반도체기판의 이온주입된 영역과 접촉되는 금속배선을 형성하는 제9공정이 더 구비됨을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 제1항 또는 제6항에 있어서, 상기 컨택홀이 상기 전도전극으로부더 상기 산화막의 남아있는 일부와 층간절연막의 남아있는 일부에 의하여 절연됨을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 하나 또는 둘이상의 불순물들에 의하여 이루어진 액티브영역과, 하나 또는 둘이상의 전도성물질로 이루어진 전도전극과, 게이트산화막을 가지는 반도체 디바이스에서 상기 액티브영역과 금속배선과의 컨택홀을 형성하는 방법에 있어서, 상기 전도전극의 상면에 최소한 상기 게이트산화막보다 충분히 두꺼운 산화막을 형성하는 공정과, 상기 액티브영역이 형성된 후에 층간절연막을 기판전면에 도포하고 상기 층간절연막상에 소정의 포트레지스트패턴을 형성한 다음 방향성식각을 행함에 의하여 상기 전도전극의 상부에까지 확장된 폭을 가지는 컨택홀을 형성하는 공정을 구비함을 특징으로 하는 반도체 디바이스의 컨택홀 형성방법.
  9. 제8항에 있어서. 상기 컨택홀이 상기 전도전극으로부터 상기 산화막의 일부와 상기 층간절연막의 일부에 의하여 격리됨을 특징으로 하는 반도체 디바이스의 컨택홀 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것.
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