JPS62235786A - モス型半導体装置およびその製造方法 - Google Patents
モス型半導体装置およびその製造方法Info
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- JPS62235786A JPS62235786A JP7875386A JP7875386A JPS62235786A JP S62235786 A JPS62235786 A JP S62235786A JP 7875386 A JP7875386 A JP 7875386A JP 7875386 A JP7875386 A JP 7875386A JP S62235786 A JPS62235786 A JP S62235786A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はモス型半導体装置およびその製造方法に関し
、特に浮遊ゲート構造を有する改良された不揮発性モス
メモリ装置およびその製造方法に係るものである。
、特に浮遊ゲート構造を有する改良された不揮発性モス
メモリ装置およびその製造方法に係るものである。
従来例によるこの種の半導体装置として、浮遊ゲート構
造を有する紫外線消去型の不揮発性モスメモリ装置の概
要を第２図および第３図（ａ）、（ｂ）。
造を有する紫外線消去型の不揮発性モスメモリ装置の概
要を第２図および第３図（ａ）、（ｂ）。
（ｃ）に示しである。
第２図はこの従来例構成での不揮発性モスメモリ装置の
平面パターン図、第３図（ａ）、（ｂ）、（ｃ）は第２
図■−■線部における不揮発性モスメモリトランジスタ
の一単位構成を製造工程順に示したそれぞれ断面図であ
る。
平面パターン図、第３図（ａ）、（ｂ）、（ｃ）は第２
図■−■線部における不揮発性モスメモリトランジスタ
の一単位構成を製造工程順に示したそれぞれ断面図であ
る。
これらの各図において、従来例による不揮発性モスメモ
リ装置は、シリコン半導体基板ｌの一主面」二にあって
、公知のように各素子相互間を分離する比較的厚い酸化
シリコン膜２（第２図にのみ表示）を形成した後、まず
、第３図（ａ）に示すように、一連の製造工程として、
約３００λ程度の第１ゲート酸化シリコン膜３．浮遊ゲ
ートとなる約ａｏｏｏＸ程度の第１多結晶シリコン膜４
．この第１多結晶シリコン膜４を熱酸化して得た約５０
０Ａ程度の第２ゲート酸化シリコン膜５．および制御ゲ
ートとなる約４０００Ａ程度の第２多結晶シリコン膜６
を順次に形成する。
リ装置は、シリコン半導体基板ｌの一主面」二にあって
、公知のように各素子相互間を分離する比較的厚い酸化
シリコン膜２（第２図にのみ表示）を形成した後、まず
、第３図（ａ）に示すように、一連の製造工程として、
約３００λ程度の第１ゲート酸化シリコン膜３．浮遊ゲ
ートとなる約ａｏｏｏＸ程度の第１多結晶シリコン膜４
．この第１多結晶シリコン膜４を熱酸化して得た約５０
０Ａ程度の第２ゲート酸化シリコン膜５．および制御ゲ
ートとなる約４０００Ａ程度の第２多結晶シリコン膜６
を順次に形成する。
ついで、同図（ｂ）に示すように、不揮発性モスメモリ
トランジスタのソース・ドレイン間隔を決めるために、
レジスト７をマスクにして、前記各膜６ないし３を、自
己整合により上部側から、順次選択的にエツチング除去
してパターニング成形し、半導体基板１のソース拳ドレ
イン該当面を露出させる。
トランジスタのソース・ドレイン間隔を決めるために、
レジスト７をマスクにして、前記各膜６ないし３を、自
己整合により上部側から、順次選択的にエツチング除去
してパターニング成形し、半導体基板１のソース拳ドレ
イン該当面を露出させる。
さらに、同図（Ｃ）に示すように、前記レジスト７を除
去した後、第２多結晶シリコン膜６をマスクに用い、シ
リコン半導体基板１に対して、同基板１とは反対導電型
の不純物をイオン注入技術により注入し、かつ拡散処理
して、不純物拡散層。
去した後、第２多結晶シリコン膜６をマスクに用い、シ
リコン半導体基板１に対して、同基板１とは反対導電型
の不純物をイオン注入技術により注入し、かつ拡散処理
して、不純物拡散層。
こ〜では不揮発性モスメモリトランジスタのソース領域
８．およびドレイン領域８をそれぞれに形成し、続いて
、層間絶縁膜となるスムースコート膜１０、コンタクト
ホール１１．アルミ配線層１２．およびパッシベーショ
ン膜１３をそれぞれに形成するのである。
８．およびドレイン領域８をそれぞれに形成し、続いて
、層間絶縁膜となるスムースコート膜１０、コンタクト
ホール１１．アルミ配線層１２．およびパッシベーショ
ン膜１３をそれぞれに形成するのである。
しかして、この種の浮遊ゲート構造を有する不揮発性モ
スメモリトランジスタにおいては、通常の場合、制御ゲ
ート電極である第２多結晶シリコン膜６とドレイン領域
９とに、高電圧を同時に印加することによって、浮遊ゲ
ート電極である第１多結晶シリコン膜４にホットエレク
トロンを注入するが、この時、ホットエレクトロンの発
生は、ソース領域８．およびドレイン領域８間の電界強
度によって定められる。
スメモリトランジスタにおいては、通常の場合、制御ゲ
ート電極である第２多結晶シリコン膜６とドレイン領域
９とに、高電圧を同時に印加することによって、浮遊ゲ
ート電極である第１多結晶シリコン膜４にホットエレク
トロンを注入するが、この時、ホットエレクトロンの発
生は、ソース領域８．およびドレイン領域８間の電界強
度によって定められる。
そして、不揮発性モスメモリ装置自体の機能としては、
第２図に示す１木宛のアルミ配線層１２と第２多結晶シ
リコン膜６とを任意に選択し、それぞれ同時に高電圧を
印加することによって、両者の交点での選択された一単
位メモリトランジスタの浮遊ゲート番とホットエレクト
ロンを注入し、所期の作動を得るものであり、この際９
選択されなかったアルミ配線層１２および第２多結晶シ
リコン膜８はＧＮＤ電位に保持される。
第２図に示す１木宛のアルミ配線層１２と第２多結晶シ
リコン膜６とを任意に選択し、それぞれ同時に高電圧を
印加することによって、両者の交点での選択された一単
位メモリトランジスタの浮遊ゲート番とホットエレクト
ロンを注入し、所期の作動を得るものであり、この際９
選択されなかったアルミ配線層１２および第２多結晶シ
リコン膜８はＧＮＤ電位に保持される。
またこ覧で、よく知られているように１個々のアルミ配
線層１２列には、それぞれ該当する多くのメモリトラン
ジスタのドレイン領域９が接続されており、セル構造の
何れかにもよるが、通常の場合、 １Ｍビットメモリに
あっては、 １木のアルミ配線層１２に対して、１０２
４個のメモリトランジスタのドレイン領域８が接続され
るもので、このため、何れか１箇所のメモリトランジス
タがパンチスルーすれば、該当するアルミ配線層１２の
電位が低下して、ホットエレクトロンを生じなくなる。
線層１２列には、それぞれ該当する多くのメモリトラン
ジスタのドレイン領域９が接続されており、セル構造の
何れかにもよるが、通常の場合、 １Ｍビットメモリに
あっては、 １木のアルミ配線層１２に対して、１０２
４個のメモリトランジスタのドレイン領域８が接続され
るもので、このため、何れか１箇所のメモリトランジス
タがパンチスルーすれば、該当するアルミ配線層１２の
電位が低下して、ホットエレクトロンを生じなくなる。
しかしながら、このように自己整合エツチングにより、
第２多結晶シリコン膜６と第１多結晶シリコン膜４とを
エツチング成形して、ソース・ドレイン間隔を設定する
ようにした従来例での浮遊ゲートを有する不揮発性モス
メモリトランジスタにあっては、浮遊ゲート電極である
第１多結晶シリコン膜４のニー、膜下に、シリコン半導
体基板１とは反対導電型の不純物拡散層、ご覧ではドレ
イン領域８が形成されることになるが、この浮遊ゲート
電極としての第１多結晶シリコン膜４と、ドレイン領域
８とのオーバラップ領域部分の容量によって、たとえ制
御ゲート電極である第２多結晶シリコン膜６がＧＮＤ電
位に保持されていても、ドレイン領域８に高電圧が印加
されたときに、第１多結晶シリコン膜４がドレイン領域
８側の電位に持ち上って、ドレイン・ソース間にリーク
が発生するという不利がある。
第２多結晶シリコン膜６と第１多結晶シリコン膜４とを
エツチング成形して、ソース・ドレイン間隔を設定する
ようにした従来例での浮遊ゲートを有する不揮発性モス
メモリトランジスタにあっては、浮遊ゲート電極である
第１多結晶シリコン膜４のニー、膜下に、シリコン半導
体基板１とは反対導電型の不純物拡散層、ご覧ではドレ
イン領域８が形成されることになるが、この浮遊ゲート
電極としての第１多結晶シリコン膜４と、ドレイン領域
８とのオーバラップ領域部分の容量によって、たとえ制
御ゲート電極である第２多結晶シリコン膜６がＧＮＤ電
位に保持されていても、ドレイン領域８に高電圧が印加
されたときに、第１多結晶シリコン膜４がドレイン領域
８側の電位に持ち上って、ドレイン・ソース間にリーク
が発生するという不利がある。
従って、この従来構造においては、前記オーバラップ領
域部分の面積を可及的に小さく抑えるために、ソース領
域８．およびドレイン領域８に注入される不純物濃度を
低くしているのであるが、このような手段では、配線と
しての抵抗値が徒らに高くなって、メモリ装置の特性を
悪化させるなどの好ましくない問題点を生ずるものであ
った。
域部分の面積を可及的に小さく抑えるために、ソース領
域８．およびドレイン領域８に注入される不純物濃度を
低くしているのであるが、このような手段では、配線と
しての抵抗値が徒らに高くなって、メモリ装置の特性を
悪化させるなどの好ましくない問題点を生ずるものであ
った。
この発明は従来例装置でのこのような問題点を改善する
ためになされたものであって、その目的とするところは
、ドレイン・ソース間にリークを発生する惧れのない、
この種の浮遊ゲート構造を有する不揮発性モスメモリ装
置およびその製造方法を提供することである。
ためになされたものであって、その目的とするところは
、ドレイン・ソース間にリークを発生する惧れのない、
この種の浮遊ゲート構造を有する不揮発性モスメモリ装
置およびその製造方法を提供することである。
前記目的を達成するために、この発明は、ゲート酸化シ
リコン膜を含むゲート電極のエツジ部に沿って選択的に
酸化シリコン膜を形成させ、この酸化シリコン膜のゲー
ト電極エツジ部周囲での横方向膜厚を、同酸化シリコン
膜下での不純物拡散層部分の横方向拡散深さよりも厚く
したものである。
リコン膜を含むゲート電極のエツジ部に沿って選択的に
酸化シリコン膜を形成させ、この酸化シリコン膜のゲー
ト電極エツジ部周囲での横方向膜厚を、同酸化シリコン
膜下での不純物拡散層部分の横方向拡散深さよりも厚く
したものである。
従ってこの発明の場合には、浮遊ゲート電極とドレイン
不純物拡散層とのオーバラップ領域部分の面積を小さく
抑制できて、ドレインφソース間のリークを阻＋ＬＬ得
るのである。
不純物拡散層とのオーバラップ領域部分の面積を小さく
抑制できて、ドレインφソース間のリークを阻＋ＬＬ得
るのである。
以下、この発明に係るモス型半導体装置およびその製造
方法の一実施例につき、第１図（ａ）ないしくＣ）を参
照して詳細に説明する。
方法の一実施例につき、第１図（ａ）ないしくＣ）を参
照して詳細に説明する。
第１図（ａ）ないしくＣ）はこの実施例方法による不揮
発性モスメモリ装置のモスメモリトランジスタの一単位
構成を製造工程順に示したそれぞれ断面図であり、これ
らの各図中、前記第２図、第３図（ａ）ないしくＣ）従
来例方法と同一符号は同一または相当部分を示している
。
発性モスメモリ装置のモスメモリトランジスタの一単位
構成を製造工程順に示したそれぞれ断面図であり、これ
らの各図中、前記第２図、第３図（ａ）ないしくＣ）従
来例方法と同一符号は同一または相当部分を示している
。
この実施例方法においても、まず、前記した第３図（ａ
）、（ｂ）従来例方法と同様にして、素子間分離のため
のフィールド酸化シリコン膜２を形成したシリコン半導
体基板ｌの一主面上に、第１ゲート酸化シリコン膜３．
浮遊ゲート電極となる第１多結晶シリコン膜４．第２ゲ
ート酸化シリコン膜５．および制御ゲート電極となる第
２多結晶シリコン膜６をそれぞれ順次に形成した後、ソ
ース・ドレイン間隔を決めるために、レジスト７をマス
クにして、自己整合により上部側から前記各膜６ないし
３を選択的にエツチング除去して成形し、前記シリコン
半導体基板１のソース・ドレイン該当面を露出させてお
く。
）、（ｂ）従来例方法と同様にして、素子間分離のため
のフィールド酸化シリコン膜２を形成したシリコン半導
体基板ｌの一主面上に、第１ゲート酸化シリコン膜３．
浮遊ゲート電極となる第１多結晶シリコン膜４．第２ゲ
ート酸化シリコン膜５．および制御ゲート電極となる第
２多結晶シリコン膜６をそれぞれ順次に形成した後、ソ
ース・ドレイン間隔を決めるために、レジスト７をマス
クにして、自己整合により上部側から前記各膜６ないし
３を選択的にエツチング除去して成形し、前記シリコン
半導体基板１のソース・ドレイン該当面を露出させてお
く。
ついで、前記状態において、レジスト７を除去した上で
、第１図（ａ）に示すように、第２多結晶シリコン膜６
をマスクに用い、前記シリコン半導体基板ｌの露出面か
ら、イオン注入技術により、第１回目の基板とは反対導
電型の不純物、こ−では砒素を１×１０′４０Ｉｌ−２
注入して、比較的低濃度の不純物注入層１４を形成させ
、続いて、これらの全表面に８５０℃、シラン／亜酸化
窒素雰囲気中で、気相成長法により約４０００Ｘの酸化
シリコン膜１５を形成させる。そしてこの場合、酸化シ
リコン膜１５の形成は、比較的高温下でなされるために
、前記成形された各ゲート電極４．６のエツジ部周囲で
の横方向膜厚についても縦方向膜厚とはＣ同じに約４０
０ＯＡ となる。
、第１図（ａ）に示すように、第２多結晶シリコン膜６
をマスクに用い、前記シリコン半導体基板ｌの露出面か
ら、イオン注入技術により、第１回目の基板とは反対導
電型の不純物、こ−では砒素を１×１０′４０Ｉｌ−２
注入して、比較的低濃度の不純物注入層１４を形成させ
、続いて、これらの全表面に８５０℃、シラン／亜酸化
窒素雰囲気中で、気相成長法により約４０００Ｘの酸化
シリコン膜１５を形成させる。そしてこの場合、酸化シ
リコン膜１５の形成は、比較的高温下でなされるために
、前記成形された各ゲート電極４．６のエツジ部周囲で
の横方向膜厚についても縦方向膜厚とはＣ同じに約４０
０ＯＡ となる。
次に、第１図（ｂ）に示すように、前記気相成長された
酸化シリコン膜１５を、プラズマ異方性エツチングによ
ってエツチングさせ、前記シリコン半導体基板１面、お
よび第２多結晶シリコン膜６面を再度、露出させる。
酸化シリコン膜１５を、プラズマ異方性エツチングによ
ってエツチングさせ、前記シリコン半導体基板１面、お
よび第２多結晶シリコン膜６面を再度、露出させる。
この際、前記プラズマ異方性エツチングについては、フ
レオンガスと水素ガス（４０％）とを用い、４パスカル
の圧力で行なうが、このエツチング条件では、シリコン
半導体基板ｌ、第２多結晶シリコン膜６と、気相成長さ
れた酸化シリコン膜１５とのエツチングレート比がｌ：
８程度であるために、これらのシリコン半導体基板ｌお
よび第２多結晶シリコン膜８が露出された段階でエツチ
ングを止めることは容易である。
レオンガスと水素ガス（４０％）とを用い、４パスカル
の圧力で行なうが、このエツチング条件では、シリコン
半導体基板ｌ、第２多結晶シリコン膜６と、気相成長さ
れた酸化シリコン膜１５とのエツチングレート比がｌ：
８程度であるために、これらのシリコン半導体基板ｌお
よび第２多結晶シリコン膜８が露出された段階でエツチ
ングを止めることは容易である。
そして、このように気相成長された酸化シリコン膜１５
をエツチング整形させると、この整形操作が異方性エツ
チングによってなされるために、前記の自己整合エツチ
ングされた第１．第２多結晶シリコン膜４．６のエツジ
に沿って、酸化シリコン膜１５の一部が残されることに
なり、この残された酸化シリコン膜１５の、少なくとも
底部の横方向膜厚は、生成時とは（同じ程度の４０００
λに維持される。
をエツチング整形させると、この整形操作が異方性エツ
チングによってなされるために、前記の自己整合エツチ
ングされた第１．第２多結晶シリコン膜４．６のエツジ
に沿って、酸化シリコン膜１５の一部が残されることに
なり、この残された酸化シリコン膜１５の、少なくとも
底部の横方向膜厚は、生成時とは（同じ程度の４０００
λに維持される。
続いて、前記残された酸化シリコン膜１５および第２多
結晶シリコン膜６をマスクに用い、前記露出されたシリ
コン半導体基板１面、こ〜ではソース・ドレイン該当面
に、イオン注入技術により、第２回目の砒素を４Ｘ１０
ｃｍ 注入し、それぞれに比較的高濃度の不純物
注入層１Ｇを形成する。
結晶シリコン膜６をマスクに用い、前記露出されたシリ
コン半導体基板１面、こ〜ではソース・ドレイン該当面
に、イオン注入技術により、第２回目の砒素を４Ｘ１０
ｃｍ 注入し、それぞれに比較的高濃度の不純物
注入層１Ｇを形成する。
さらにその後、第１図（Ｃ）に示すように、従来例方法
と同様に、これらの全表面に層間絶縁膜となるスムース
コート膜１０を形成させた上で、写真製版技術などによ
りコンタクトホール１１を開口させて、アルミ配線層１
２を接続させ、かつパッシベーション膜１３で被覆処理
させるが、この過程で前記各不純物注入層１６が拡散さ
れ、こ〜では不揮発性モスメモリトランジスタのソース
領域１７．およびドレイン領域１８がそれぞれに形成さ
れるのである。
と同様に、これらの全表面に層間絶縁膜となるスムース
コート膜１０を形成させた上で、写真製版技術などによ
りコンタクトホール１１を開口させて、アルミ配線層１
２を接続させ、かつパッシベーション膜１３で被覆処理
させるが、この過程で前記各不純物注入層１６が拡散さ
れ、こ〜では不揮発性モスメモリトランジスタのソース
領域１７．およびドレイン領域１８がそれぞれに形成さ
れるのである。
従って、前記実施例構成による不揮発性モスメモリトラ
ンジスタの場合、浮遊ゲート電極４とドレイン領域１８
とのオーバラップ領域部分は、第２多結晶シリコン膜６
をマスクにして注入された。
ンジスタの場合、浮遊ゲート電極４とドレイン領域１８
とのオーバラップ領域部分は、第２多結晶シリコン膜６
をマスクにして注入された。
第１回目の比較的低濃度の不純物拡散層１４での横方向
拡散深さによって設定され、かつまた配線としての抵抗
値は、ゲート電極のエツジ部周囲に残された酸化シリコ
ンｌｌ１１５．および第２多結晶シリコン膜６をマスク
にして注入された。第２回目の比較的高濃度の不純物拡
散層１６によって設定されることになる。すなわち、こ
の結果、従来例構成でのようなソース領域１７とドレイ
ン領域１８間のリークを防止できると共に、配線として
の各領域の抵抗値を低下させ得るのであり、さらに配線
としての抵抗値を一層下げるために、前記不純物拡散層
１６を深く形成させる場合には、これに対応して前記酸
化シリコン膜１５の横方向膜厚、ひいては膜生成時の膜
厚を厚くすればよい。
拡散深さによって設定され、かつまた配線としての抵抗
値は、ゲート電極のエツジ部周囲に残された酸化シリコ
ンｌｌ１１５．および第２多結晶シリコン膜６をマスク
にして注入された。第２回目の比較的高濃度の不純物拡
散層１６によって設定されることになる。すなわち、こ
の結果、従来例構成でのようなソース領域１７とドレイ
ン領域１８間のリークを防止できると共に、配線として
の各領域の抵抗値を低下させ得るのであり、さらに配線
としての抵抗値を一層下げるために、前記不純物拡散層
１６を深く形成させる場合には、これに対応して前記酸
化シリコン膜１５の横方向膜厚、ひいては膜生成時の膜
厚を厚くすればよい。
なお、前記実施例方法においては、ゲート電極エツジ部
周囲での酸化シリコン膜１５の形成に先立って、比較的
低濃度の不純物拡散層１４を形成する場合について述べ
たが、必要に応じては、この不純物拡散層１４の形成を
省略しても、同様な作用。
周囲での酸化シリコン膜１５の形成に先立って、比較的
低濃度の不純物拡散層１４を形成する場合について述べ
たが、必要に応じては、この不純物拡散層１４の形成を
省略しても、同様な作用。
効果を得ることができる。但し、この不純物拡散層１４
を省略する場合には、酸化シリコン膜１５のゲート電極
エツジ部周囲での横方向膜厚を、比較的高濃度の不純物
拡散層１６の横方向拡散深さの、約５〜６％程度とする
のが効果的である。
を省略する場合には、酸化シリコン膜１５のゲート電極
エツジ部周囲での横方向膜厚を、比較的高濃度の不純物
拡散層１６の横方向拡散深さの、約５〜６％程度とする
のが効果的である。
以上詳述したようにこの発明によれば、シリコン半導体
基板の一主面上に、ゲート酸化シリコン膜を介してゲー
ト電極をパターニング形成し、かつ基板面にソース・ド
レイン領域となる不純物拡散層を形成するモス型半導体
装置において、ゲート酸化シリコン膜を含むゲート電極
のエツジ部に沿って選択的に酸化シリコン膜を形成させ
、この酸化シリコン膜のゲート電極エツジ部周囲での横
方向膜厚を、同酸化シリコン膜下での不純物拡散層部分
の横方向拡散深さよりも厚くして、ゲート電極とドレイ
ン不純物拡散層とのオーバラップ領域部分の面積を小さ
くしたので、ドレインーソース領域間のリークを効果的
に防ＩＬでき、装置特性ならびに信頼性を格段に向上し
得るなどの優れた特長を有するものである。
基板の一主面上に、ゲート酸化シリコン膜を介してゲー
ト電極をパターニング形成し、かつ基板面にソース・ド
レイン領域となる不純物拡散層を形成するモス型半導体
装置において、ゲート酸化シリコン膜を含むゲート電極
のエツジ部に沿って選択的に酸化シリコン膜を形成させ
、この酸化シリコン膜のゲート電極エツジ部周囲での横
方向膜厚を、同酸化シリコン膜下での不純物拡散層部分
の横方向拡散深さよりも厚くして、ゲート電極とドレイ
ン不純物拡散層とのオーバラップ領域部分の面積を小さ
くしたので、ドレインーソース領域間のリークを効果的
に防ＩＬでき、装置特性ならびに信頼性を格段に向上し
得るなどの優れた特長を有するものである。
第１図（ａ）ないしくＣ）はこの発明に係る不揮発性モ
スメモリ装置の一実施例による不揮発性モスメモリトラ
ンジスタの構成を製造工程順に示したそれぞれ断面図で
あり、また第２図は従来例構成での不揮発性モスメモリ
装置の平面パターン図、第３図（ａ）、（ｂ）、（ｃ）
は第２図ｍ−ｍ線部における不揮発性モスメモリトラン
ジスタの構成を製造工程順に示したそれぞれ断面図であ
る。 １・・・・シリコン半導体基板、３・・・・第１ゲート
酸化シリコン膜、４・・・・第１多結晶シリコン膜（浮
遊ゲート電極）、５・・・・第２ゲート酸化シリコン膜
、８・・・・第２多結晶シリコン膜（制御ゲート電極）
、 ８．１７・・・・ソース領域、８，１８・・・・
ドレイン領域、１０・・・・スムースコート膜（層間絶
縁膜）、１１・・・・コンタクトホール、１２・・・・
アルミ配線層、１３・・・・パッシベーション膜、１４
・・・・低濃度不純物注入層、１５・・・・酸化シリコ
ン膜、１Ｂ・・・・高濃度不純物注入層。 代理人 大 岩 増 雄 第１図 １８：ドシイシ４曳りに 第２図 ６１［４６４ ｌ 第３図 ２争工四ｉ篩。
スメモリ装置の一実施例による不揮発性モスメモリトラ
ンジスタの構成を製造工程順に示したそれぞれ断面図で
あり、また第２図は従来例構成での不揮発性モスメモリ
装置の平面パターン図、第３図（ａ）、（ｂ）、（ｃ）
は第２図ｍ−ｍ線部における不揮発性モスメモリトラン
ジスタの構成を製造工程順に示したそれぞれ断面図であ
る。 １・・・・シリコン半導体基板、３・・・・第１ゲート
酸化シリコン膜、４・・・・第１多結晶シリコン膜（浮
遊ゲート電極）、５・・・・第２ゲート酸化シリコン膜
、８・・・・第２多結晶シリコン膜（制御ゲート電極）
、 ８．１７・・・・ソース領域、８，１８・・・・
ドレイン領域、１０・・・・スムースコート膜（層間絶
縁膜）、１１・・・・コンタクトホール、１２・・・・
アルミ配線層、１３・・・・パッシベーション膜、１４
・・・・低濃度不純物注入層、１５・・・・酸化シリコ
ン膜、１Ｂ・・・・高濃度不純物注入層。 代理人 大 岩 増 雄 第１図 １８：ドシイシ４曳りに 第２図 ６１［４６４ ｌ 第３図 ２争工四ｉ篩。
Claims (4)
- （１）シリコン半導体基板の一主面上に、ゲート酸化シ
リコン膜を介してゲート電極をパターニング形成し、か
つ同基板面にソース・ドレイン領域となる不純物拡散層
を形成するモス型半導体装置において、前記ゲート酸化
シリコン膜を含むゲート電極のエッジ部周囲に沿つて、
選択的に酸化シリコン膜を形成すると共に、この酸化シ
リコン膜のゲート電極エッジ部での横方向膜厚を、同酸
化シリコン膜下での前記不純物拡散層部分の横方向拡散
深さよりも厚くしたことを特徴とするモス型半導体装置
。 - （２）ゲート電極がゲート酸化シリコン膜中の浮遊ゲー
トであることを特徴とする特許請求の範囲第１項記載の
モス型半導体装置。 - （３）シリコン半導体基板の一主面上に、ゲート酸化シ
リコン膜、ゲート電極を順次に形成し、かつこれをパタ
ーニング成形する工程と、ゲート酸化シリコン膜、ゲー
ト電極を含む全面に、気相成長法により酸化シリコン膜
を形成する工程と、気相成長された酸化シリコン膜をプ
ラズマ異方性エッチングによりエッチングして、前記ゲ
ート酸化シリコン膜、およびゲート電極のエッジ部周囲
に沿つて、選択的に酸化シリコン膜を残すと共に、前記
基板のソース・ドレイン領域該当面を露出させる工程と
、残された酸化シリコン膜、およびゲート電極をマスク
に用い、前記基板露出面に不純物を拡散して、ソース・
ドレイン領域となる不純物拡散層を形成する工程とを含
み、前記残された酸化シリコン膜のゲート電極エッジ部
周囲での横方向膜厚を、同酸化シリコン膜下での前記不
純物拡散層部分の横方向拡散深さよりも厚くしたことを
特徴とするモス型半導体装置の製造方法。 - （４）シリコン半導体基板の一主面上に、第１ゲート酸
化シリコン膜、ゲート電極となる第１多結晶シリコン膜
、第２ゲート酸化シリコン膜、および浮遊ゲートとなる
第２多結晶シリコン膜を順次に形成し、ついでソース・
ドレイン間隔を決めるように、自己整合エッチングによ
り、これらの各膜を上部側から順次にエッチング成形し
てゲート電極を形成する特許請求の範囲第３項記載のモ
ス型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7875386A JPS62235786A (ja) | 1986-04-04 | 1986-04-04 | モス型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7875386A JPS62235786A (ja) | 1986-04-04 | 1986-04-04 | モス型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62235786A true JPS62235786A (ja) | 1987-10-15 |
Family
ID=13670654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7875386A Pending JPS62235786A (ja) | 1986-04-04 | 1986-04-04 | モス型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635570A (ja) * | 1986-06-25 | 1988-01-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリとその製造方法 |
-
1986
- 1986-04-04 JP JP7875386A patent/JPS62235786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635570A (ja) * | 1986-06-25 | 1988-01-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリとその製造方法 |
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