JPH0321069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0321069A JPH0321069A JP1156454A JP15645489A JPH0321069A JP H0321069 A JPH0321069 A JP H0321069A JP 1156454 A JP1156454 A JP 1156454A JP 15645489 A JP15645489 A JP 15645489A JP H0321069 A JPH0321069 A JP H0321069A
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- gate electrode
- insulating film
- interlayer insulating
- gate
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Links
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置，特にメモリー装置の製造方法に関
するものである。
するものである。
従来の技術
近年、半導体装置、特にメモリー装置は高集積度化の要
望が高く、特に読み出し専用メモリー装置（以下ＲＯＭ
と略称）には、マルチゲート構造がよく利用されるよう
になってきた。
望が高く、特に読み出し専用メモリー装置（以下ＲＯＭ
と略称）には、マルチゲート構造がよく利用されるよう
になってきた。
以下に従来のマルチゲート構造のＲＯＭの製造方法の例
を第２図に従って説明する。第２図ａに示すように、シ
リコン基板１に第１のゲート絶縁膜２を介して記憶させ
るＲＯＭコードに対応したフォトレジスト等からなる不
純物拡散用のマスク８を形成し、ヒ素等の不純物のイオ
ン注入により、シリコン基板にしきい値電圧制御用の不
純物拡散層９を形成する。次に第２図ｂに示すように，
第１のゲート電極３を等間隔に複数個形成する。次に第
２図Ｃに示すように、第２のゲーＩ−電極の電極材料５
を第２のゲート絶縁膜４を介して形成後、第２のゲート
電極のレジストパターン１０を電極３ｌ＼−／゛ 拐料の上に形成する。次に第２図ｄに示すように、第２
のゲート電極６をエッチング形成し、層間絶縁膜７を形
成する。
を第２図に従って説明する。第２図ａに示すように、シ
リコン基板１に第１のゲート絶縁膜２を介して記憶させ
るＲＯＭコードに対応したフォトレジスト等からなる不
純物拡散用のマスク８を形成し、ヒ素等の不純物のイオ
ン注入により、シリコン基板にしきい値電圧制御用の不
純物拡散層９を形成する。次に第２図ｂに示すように，
第１のゲート電極３を等間隔に複数個形成する。次に第
２図Ｃに示すように、第２のゲーＩ−電極の電極材料５
を第２のゲート絶縁膜４を介して形成後、第２のゲート
電極のレジストパターン１０を電極３ｌ＼−／゛ 拐料の上に形成する。次に第２図ｄに示すように、第２
のゲート電極６をエッチング形成し、層間絶縁膜７を形
成する。
発明が解決しようとする課題
前記の従来の製造方法では、ＲＯＭコードに対応した不
純物拡散層を形成した後に，第１のゲート電極及び第２
のゲート電極を形成し、層間絶縁膜を形成するところか
らＲＯＭコードをユーザーよシ受注してから製品として
出荷する１での時間（以下ＴＡＴと略称）が、長いとい
う問題点を有していた。ＴＡＴを短縮するためには、不
純物拡散層を形成せずに層間絶縁膜すてあらかじめ形成
した後に、不純物拡散用マスクを層間絶縁膜上に形成し
、高加速電圧をもったイオン注入によシ、書き込む方式
が考えられるが、前記のマルチゲート方式に訃いては、
第１ゲート電極と第２ゲート電極の形状が異なることか
ら、それぞれの拡散深さが異なシ、不純物の拡散領域を
コントロールすることが難しくなる。第１ゲート電極の
みで構成すれば不純物の拡散領域のコントロールは容易
になるが、必然的に集積度を落とすことになり、大容量
化が望めない。本発明はこのような従来の問題を解決す
るものであり、集積度を落とすことな（ＴＡＴの短縮が
容易にできる製造方法を提供することを目的とする。
純物拡散層を形成した後に，第１のゲート電極及び第２
のゲート電極を形成し、層間絶縁膜を形成するところか
らＲＯＭコードをユーザーよシ受注してから製品として
出荷する１での時間（以下ＴＡＴと略称）が、長いとい
う問題点を有していた。ＴＡＴを短縮するためには、不
純物拡散層を形成せずに層間絶縁膜すてあらかじめ形成
した後に、不純物拡散用マスクを層間絶縁膜上に形成し
、高加速電圧をもったイオン注入によシ、書き込む方式
が考えられるが、前記のマルチゲート方式に訃いては、
第１ゲート電極と第２ゲート電極の形状が異なることか
ら、それぞれの拡散深さが異なシ、不純物の拡散領域を
コントロールすることが難しくなる。第１ゲート電極の
みで構成すれば不純物の拡散領域のコントロールは容易
になるが、必然的に集積度を落とすことになり、大容量
化が望めない。本発明はこのような従来の問題を解決す
るものであり、集積度を落とすことな（ＴＡＴの短縮が
容易にできる製造方法を提供することを目的とする。
課題を解決するための手段
前記の問題点に関し、本発明の手段は、第２ゲート電極
形成の際に異方性ドライエッチングによ９、第１ゲート
電極の高さ寸でエッチングすることによシ、第１ゲート
電極の間に第２ゲート電極を埋めこみ、第１ゲート電極
と第２ゲート電極が平坦な形状にしてその上に層間絶縁
膜を形成し，その後、不純物拡散用マスクを形成し、高
加速電圧をもったイオン注入によ９書きこむという工程
を用いている。
形成の際に異方性ドライエッチングによ９、第１ゲート
電極の高さ寸でエッチングすることによシ、第１ゲート
電極の間に第２ゲート電極を埋めこみ、第１ゲート電極
と第２ゲート電極が平坦な形状にしてその上に層間絶縁
膜を形成し，その後、不純物拡散用マスクを形成し、高
加速電圧をもったイオン注入によ９書きこむという工程
を用いている。
作用
前記手法によ９層間絶縁膜上からのＭＯＳ型１・ランジ
スタのチャネル部分の不純物拡散領域のコントロールが
容易になる。
スタのチャネル部分の不純物拡散領域のコントロールが
容易になる。
実施例
５ベーノ
以下、本発明の一実施例のマルチゲート構造のＲＯＭの
製造方法の例を第１図に従って説明する。
製造方法の例を第１図に従って説明する。
第１図乙に示すようにシリコン基板１に第１のゲート絶
縁膜２を介して第１のゲート電極３を等間隔に複数個形
成する。次に第１図ｂに示すように第２のゲート絶縁膜
４を介して第２のゲート電極材料６を形成後、第２図Ｃ
に示すように異方性ドライエッチングによシ、第１のゲ
ート電極の高さまでエッチングし、第２のゲート電極６
を形成する。次に第１図ｄに示すように、第１及び第２
のゲート電極の上に層間絶縁膜７を形成し、その上に記
憶させるＲＯＭコードに対応したフォトレジスト等から
なる不純物拡散用のマスク８を形成し、ヒ素等の不純物
のイオン注入によシ、シリコン基板にしきい値電圧制御
用の不純物拡散層９を形成する。
縁膜２を介して第１のゲート電極３を等間隔に複数個形
成する。次に第１図ｂに示すように第２のゲート絶縁膜
４を介して第２のゲート電極材料６を形成後、第２図Ｃ
に示すように異方性ドライエッチングによシ、第１のゲ
ート電極の高さまでエッチングし、第２のゲート電極６
を形成する。次に第１図ｄに示すように、第１及び第２
のゲート電極の上に層間絶縁膜７を形成し、その上に記
憶させるＲＯＭコードに対応したフォトレジスト等から
なる不純物拡散用のマスク８を形成し、ヒ素等の不純物
のイオン注入によシ、シリコン基板にしきい値電圧制御
用の不純物拡散層９を形成する。
発明の効果
本発明は第２ゲート電極形成の際に異方性ドライエッチ
ングによシ第１ゲート電極の高さ筐でエソチングするこ
とにより第１ゲート電極の間に第６．、 ＞ ２ゲート電極を埋め込み、第１ゲート電極と第２ゲート
電極が平坦な形状にして、その上に層間絶縁膜を形成し
た後に不純物拡散用マスクを形成し、高加速電圧をもっ
たイオン注入により書きこむことによシ、集積度を落と
すことなく層間絶縁膜形成後のＲＯＭコードの書き込み
が容易になることでＴＡＴが短くなるため、超大容量メ
モリーの納期短縮に大きく役立つものである。
ングによシ第１ゲート電極の高さ筐でエソチングするこ
とにより第１ゲート電極の間に第６．、 ＞ ２ゲート電極を埋め込み、第１ゲート電極と第２ゲート
電極が平坦な形状にして、その上に層間絶縁膜を形成し
た後に不純物拡散用マスクを形成し、高加速電圧をもっ
たイオン注入により書きこむことによシ、集積度を落と
すことなく層間絶縁膜形成後のＲＯＭコードの書き込み
が容易になることでＴＡＴが短くなるため、超大容量メ
モリーの納期短縮に大きく役立つものである。
第１図は本発明の一実施例を示す工程断面図、第２図は
従来例の工程断面図である。 １・・・・・・シリコン基板、２・・・・・・第１のゲ
ート絶縁膜、３・・・・・・第１のゲート電極、４・・
・・・第２のゲート絶縁膜、６・・・・・・第２のゲー
ト電極材料、６・・・・・・第２のゲート電極、７・・
・・・・層間絶縁膜、８・・・・・・不純物拡散用のマ
スク、９・・・・・・不純物拡散層、１０・・・・・・
第２のゲート電極のレジストパターン。
従来例の工程断面図である。 １・・・・・・シリコン基板、２・・・・・・第１のゲ
ート絶縁膜、３・・・・・・第１のゲート電極、４・・
・・・第２のゲート絶縁膜、６・・・・・・第２のゲー
ト電極材料、６・・・・・・第２のゲート電極、７・・
・・・・層間絶縁膜、８・・・・・・不純物拡散用のマ
スク、９・・・・・・不純物拡散層、１０・・・・・・
第２のゲート電極のレジストパターン。
Claims (1)
- 半導体基板表面下に形成した１個のソース拡散層及び１
個のドレイン拡散層の間に位置する半導体基板上にゲー
ト絶縁膜を介して直列に配列した複数個のゲート電極を
有し、それぞれのゲート電極下の半導体基板表面下に２
種類のしきい値電圧を制御する不純物拡散層を有するＭ
ＯＳ型トランジスタにおいて、半導体基板上に第１のゲ
ート絶縁膜を介して第１のゲート電極を等間隔に形成す
る工程と、第２のゲート電極材料を第２のゲート絶縁膜
を介して形成する工程と、第２ゲート電極を異方性ドラ
イエッチングにより形成する工程と、第１及び第２ゲー
ト電極上に層間絶縁膜を形成する工程と、層間絶縁膜上
に不純物拡散用マスクを形成する工程と、イオン注入す
る工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156454A JPH0321069A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156454A JPH0321069A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321069A true JPH0321069A (ja) | 1991-01-29 |
Family
ID=15628104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156454A Pending JPH0321069A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6842087B2 (en) | 2000-11-09 | 2005-01-11 | Murata Manufacturing Co., Ltd. | Three-terminal filter using area flexural vibration mode |
-
1989
- 1989-06-19 JP JP1156454A patent/JPH0321069A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19652547C2 (de) * | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
| US6445046B1 (en) | 1996-12-17 | 2002-09-03 | Siemens Aktiengesellschaft | Memory cell arrangement and process for manufacturing the same |
| US6842087B2 (en) | 2000-11-09 | 2005-01-11 | Murata Manufacturing Co., Ltd. | Three-terminal filter using area flexural vibration mode |
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