JPH07176739A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07176739A JPH07176739A JP32159093A JP32159093A JPH07176739A JP H07176739 A JPH07176739 A JP H07176739A JP 32159093 A JP32159093 A JP 32159093A JP 32159093 A JP32159093 A JP 32159093A JP H07176739 A JPH07176739 A JP H07176739A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 ショートチャネル効果を抑制しつつ、ソース
・ドレイン間の近接による耐圧低下を抑制することがで
き、微細化に際してもＭＯＳＦＥＴの信頼性向上をはか
り得る半導体装置を提供すること。 【構成】 ＭＯＳＦＥＴを有する半導体装置において、
ｐ型の半導体基板１と、この基板１に一部埋め込まれて
立設された平板状の絶縁膜からなる障壁部６と、基板１
及び障壁部６の表面を覆うように形成され上に凸形状に
湾曲したｐ型の半導体層９と、この半導体層９の障壁部
６を挟んで対向する位置に設けられたＬＤＤ構造のｎ型
ソース・ドレイン拡散層２（２ａ，２ｂ），３（３ａ，
３ｂ）と、半導体層９の凸部を覆うようにゲート絶縁膜
４を介して設けられたゲート電極５とを備えたことを特
徴とする。
・ドレイン間の近接による耐圧低下を抑制することがで
き、微細化に際してもＭＯＳＦＥＴの信頼性向上をはか
り得る半導体装置を提供すること。 【構成】 ＭＯＳＦＥＴを有する半導体装置において、
ｐ型の半導体基板１と、この基板１に一部埋め込まれて
立設された平板状の絶縁膜からなる障壁部６と、基板１
及び障壁部６の表面を覆うように形成され上に凸形状に
湾曲したｐ型の半導体層９と、この半導体層９の障壁部
６を挟んで対向する位置に設けられたＬＤＤ構造のｎ型
ソース・ドレイン拡散層２（２ａ，２ｂ），３（３ａ，
３ｂ）と、半導体層９の凸部を覆うようにゲート絶縁膜
４を介して設けられたゲート電極５とを備えたことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタ等を有する半導体装置に係わり、特にトランジ
スタ構造の改良をはかった半導体装置及びその製造方法
に関する。
ンジスタ等を有する半導体装置に係わり、特にトランジ
スタ構造の改良をはかった半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が一段
と進み、これに伴い半導体素子の微細化が著しい。中で
も、論理集積回路やメモリデバイスのスイッチング素子
として使用されるＭＯＳ型ＦＥＴの微細化は顕著であ
り、製品レベルでもサブミクロンオーダーのゲート長を
持つＦＥＴが実現されつつある。
と進み、これに伴い半導体素子の微細化が著しい。中で
も、論理集積回路やメモリデバイスのスイッチング素子
として使用されるＭＯＳ型ＦＥＴの微細化は顕著であ
り、製品レベルでもサブミクロンオーダーのゲート長を
持つＦＥＴが実現されつつある。
【０００３】ＦＥＴ、特にＭＯＳＦＥＴが微細化してく
ると、ゲート長の短縮に伴いソースとドレイン間に局所
的な電界集中が起こり、ホットキャリアの発生を招いて
しまう。その結果、素子の誤動作が起こり、半導体装置
としての信頼性が損なわれてしまう。
ると、ゲート長の短縮に伴いソースとドレイン間に局所
的な電界集中が起こり、ホットキャリアの発生を招いて
しまう。その結果、素子の誤動作が起こり、半導体装置
としての信頼性が損なわれてしまう。
【０００４】この問題を解決するために、ＬＤＤ（Ligh
tly Doped Drain)構造のＦＥＴが提案された。ＬＤＤ構
造では、ソース・ドレインの不純物層（例えばｎ+ 層）
よりも濃度の薄い不純物層（例えば、ｎ- 層）を、チャ
ネルとソース・ドレインの間に介在させることにより、
電界の緩和をはかっている。しかし、素子の微細化がさ
らに進むと、実効的なチャネル長が短くなり、ショート
チャネル効果による素子特性の劣化を招いてしまう。
tly Doped Drain)構造のＦＥＴが提案された。ＬＤＤ構
造では、ソース・ドレインの不純物層（例えばｎ+ 層）
よりも濃度の薄い不純物層（例えば、ｎ- 層）を、チャ
ネルとソース・ドレインの間に介在させることにより、
電界の緩和をはかっている。しかし、素子の微細化がさ
らに進むと、実効的なチャネル長が短くなり、ショート
チャネル効果による素子特性の劣化を招いてしまう。
【０００５】そこで最近、ショートチャネル効果を防ぎ
つつ、かつソース・ドレイン間の電界集中を緩和する構
造として、図１１に示す構造のＭＯＳＦＥＴが提案され
ている（特開平４−２１２４６６号公報）。図中の１０
１は半導体基板、１０１ａは凸部、１０１ｂはチャネ
ル、１０２ａ，ｂはｎ- 層、１０３ａ，ｂはソース・ド
レインとなるｎ+ 層、１０４はゲート絶縁膜、１０５は
ゲート電極、１０７は層間絶縁膜、１０８ａ，ｂ，ｃは
引き出し電極を示している。
つつ、かつソース・ドレイン間の電界集中を緩和する構
造として、図１１に示す構造のＭＯＳＦＥＴが提案され
ている（特開平４−２１２４６６号公報）。図中の１０
１は半導体基板、１０１ａは凸部、１０１ｂはチャネ
ル、１０２ａ，ｂはｎ- 層、１０３ａ，ｂはソース・ド
レインとなるｎ+ 層、１０４はゲート絶縁膜、１０５は
ゲート電極、１０７は層間絶縁膜、１０８ａ，ｂ，ｃは
引き出し電極を示している。
【０００６】このＭＯＳＦＥＴでは、基板上に凸型の段
差を作り、凸部の上面にチャネルを形成し、凸部側面に
ＬＤＤｎ- 層を設けることにより、チャネル長とは無関
係に一定のｎ- 層領域を確保することができる。このた
め、電界の集中を緩和し、かつショートチャネル効果を
抑制することが可能となる。
差を作り、凸部の上面にチャネルを形成し、凸部側面に
ＬＤＤｎ- 層を設けることにより、チャネル長とは無関
係に一定のｎ- 層領域を確保することができる。このた
め、電界の集中を緩和し、かつショートチャネル効果を
抑制することが可能となる。
【０００７】しかしながら、この種の凸型ＭＯＳＦＥＴ
にあっては、次のような問題があった。即ち、チャネル
長（即ち、凸部の幅）がさらに短くなると、互いに対向
している側面のｎ- 層が接近するために、ソース・ドレ
イン間の耐圧が減少し、いわゆるパンチスルーを起こし
てしまうという問題があった。
にあっては、次のような問題があった。即ち、チャネル
長（即ち、凸部の幅）がさらに短くなると、互いに対向
している側面のｎ- 層が接近するために、ソース・ドレ
イン間の耐圧が減少し、いわゆるパンチスルーを起こし
てしまうという問題があった。
【０００８】
【発明が解決しようとする課題】このように、従来のＭ
ＯＳＦＥＴにおいては、素子の微細化に伴い、ソース・
ドレイン間に局所的な電界集中が起こり易いという問題
があった。また、この問題を解決するためにＬＤＤ構造
を採用するとショートチャネル効果が発生し、さらに凸
型構造を採用するとソース・ドレイン間の耐圧が劣化し
てしまうという問題があった。
ＯＳＦＥＴにおいては、素子の微細化に伴い、ソース・
ドレイン間に局所的な電界集中が起こり易いという問題
があった。また、この問題を解決するためにＬＤＤ構造
を採用するとショートチャネル効果が発生し、さらに凸
型構造を採用するとソース・ドレイン間の耐圧が劣化し
てしまうという問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ショートチャネル効果
を抑制しつつ、ソース・ドレイン間の近接による耐圧低
下を抑制することができ、微細化に際しても電界効果ト
ランジスタの信頼性向上をはかり得る半導体装置及びそ
の製造方法を提供することにある。
ので、その目的とするところは、ショートチャネル効果
を抑制しつつ、ソース・ドレイン間の近接による耐圧低
下を抑制することができ、微細化に際しても電界効果ト
ランジスタの信頼性向上をはかり得る半導体装置及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、ＭＯＳ型電界効果トランジスタを有する半導体装
置において、凸部を有する第１導電型の半導体基体と、
この基体の表面の該基体の凸部を挟んで対向する位置に
それぞれ形成された第２導電型の拡散層と、半導体基体
の凸部からその下の基体にかけ、凸部両側の拡散層の間
に埋め込まれた絶縁膜と、半導体基体の凸部を覆うよう
にゲート絶縁膜を介して設けられたゲート電極とを備え
たことを特徴としている。
に本発明は、次のような構成を採用している。即ち本発
明は、ＭＯＳ型電界効果トランジスタを有する半導体装
置において、凸部を有する第１導電型の半導体基体と、
この基体の表面の該基体の凸部を挟んで対向する位置に
それぞれ形成された第２導電型の拡散層と、半導体基体
の凸部からその下の基体にかけ、凸部両側の拡散層の間
に埋め込まれた絶縁膜と、半導体基体の凸部を覆うよう
にゲート絶縁膜を介して設けられたゲート電極とを備え
たことを特徴としている。
【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 半導体基体は半導体基板とその上に形成された半導
体層からなり、半導体基板に一部埋め込まれて平板状の
絶縁体からなる障壁部が立設され、基板表面及び障壁部
表面を覆うように半導体層が形成されていること。 (2) 絶縁体からなる障壁部は、半導体基体に対して垂直
に形成されていること。 (3) 半導体基体は、凸部を有する絶縁基体上に形成され
た、上に凸形状に湾曲した半導体層（ＳＯＩ構造）であ
る。 (4) 拡散層は、ソース・ドレインをなすもので、ＬＤＤ
構造であること。
は、次のものがあげられる。 (1) 半導体基体は半導体基板とその上に形成された半導
体層からなり、半導体基板に一部埋め込まれて平板状の
絶縁体からなる障壁部が立設され、基板表面及び障壁部
表面を覆うように半導体層が形成されていること。 (2) 絶縁体からなる障壁部は、半導体基体に対して垂直
に形成されていること。 (3) 半導体基体は、凸部を有する絶縁基体上に形成され
た、上に凸形状に湾曲した半導体層（ＳＯＩ構造）であ
る。 (4) 拡散層は、ソース・ドレインをなすもので、ＬＤＤ
構造であること。
【００１２】
【作用】本発明によれば、ソース・ドレインとなる拡散
層を分離するように絶縁体の障壁部が形成されており、
この障壁部に沿ってチャネルが形成される。このため、
ソース・ドレインが接近してもこれらの耐圧を十分に保
持することができ、パンチ・スルーを起こすことがな
い。
層を分離するように絶縁体の障壁部が形成されており、
この障壁部に沿ってチャネルが形成される。このため、
ソース・ドレインが接近してもこれらの耐圧を十分に保
持することができ、パンチ・スルーを起こすことがな
い。
【００１３】また、凸型構造を採用していることから、
チャネルの実効長を３次元的に稼ぐことができ、ショー
トチャネル効果を抑制できる。さらに、チャネルを取り
囲むようにゲート電極が形成されるため、電界の集中に
よりトランジスタのカットオフ特性を向上させることが
可能となる。
チャネルの実効長を３次元的に稼ぐことができ、ショー
トチャネル効果を抑制できる。さらに、チャネルを取り
囲むようにゲート電極が形成されるため、電界の集中に
よりトランジスタのカットオフ特性を向上させることが
可能となる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるｎ
チャネルＭＯＳＦＥＴの素子構造を示す断面図である。
ｐ型半導体基板１上に絶縁体からなる板状の障壁部６が
垂直に形成されており、この障壁部６に沿ってチャネル
となるｐ型の半導体層９が形成されている。即ち、基板
１及び半導体層９から凸部を有する半導体基体が形成さ
れ、この基体の凸部内に障壁部６が埋込み形成されてい
る。
する。 （実施例１）図１は、本発明の第１の実施例に係わるｎ
チャネルＭＯＳＦＥＴの素子構造を示す断面図である。
ｐ型半導体基板１上に絶縁体からなる板状の障壁部６が
垂直に形成されており、この障壁部６に沿ってチャネル
となるｐ型の半導体層９が形成されている。即ち、基板
１及び半導体層９から凸部を有する半導体基体が形成さ
れ、この基体の凸部内に障壁部６が埋込み形成されてい
る。
【００１５】半導体基体の表面部には、該基体の凸部を
挟んで対向する位置にソース・ドレインとなるｎ+ 層３
（３ａ，３ｂ）が形成され、さらにこのｎ+ 層３より障
壁部６側にＬＤＤｎ- 層２（２ａ，２ｂ）が形成されて
いる。この際、障壁部６は、ＬＤＤｎ- 層２の拡散層深
さよりも深いところまで、基板１内に埋め込まれてい
る。
挟んで対向する位置にソース・ドレインとなるｎ+ 層３
（３ａ，３ｂ）が形成され、さらにこのｎ+ 層３より障
壁部６側にＬＤＤｎ- 層２（２ａ，２ｂ）が形成されて
いる。この際、障壁部６は、ＬＤＤｎ- 層２の拡散層深
さよりも深いところまで、基板１内に埋め込まれてい
る。
【００１６】一方、半導体層９及び半導体基板１の表面
にはゲート絶縁膜４が形成され、このゲート絶縁膜４を
介して半導体層９のチャネル部を覆うように、ゲート電
極５が形成されている。また、上記素子上には層間絶縁
膜７が設けられ、さらにソース，ゲート及びドレインを
それぞれ引き出すための電極８（８ａ，８ｂ，８ｃ）
が、層間絶縁膜７を貫通して形成されている。なお、１
０はＬＤＤ用絶縁膜である。
にはゲート絶縁膜４が形成され、このゲート絶縁膜４を
介して半導体層９のチャネル部を覆うように、ゲート電
極５が形成されている。また、上記素子上には層間絶縁
膜７が設けられ、さらにソース，ゲート及びドレインを
それぞれ引き出すための電極８（８ａ，８ｂ，８ｃ）
が、層間絶縁膜７を貫通して形成されている。なお、１
０はＬＤＤ用絶縁膜である。
【００１７】ここで、障壁部６と各部３，４，５の関係
を、図２に示す。この図は、図１の矢視Ａ−Ａ′方向断
面を模式的に示すものである。このように障壁部６は、
ソース・ドレインの対向する方向と直交する方向では、
各部３，４，５よりも突出して形成されている。
を、図２に示す。この図は、図１の矢視Ａ−Ａ′方向断
面を模式的に示すものである。このように障壁部６は、
ソース・ドレインの対向する方向と直交する方向では、
各部３，４，５よりも突出して形成されている。
【００１８】次に、上述した第１の実施例に係わるＭＯ
ＳＦＥＴの製造方法について、図３を参照して説明す
る。まず、図３（ａ）に示すように、ｐ型半導体基板１
上にＣＶＤ法により酸化シリコン膜１５を推積した後、
フォトレジスト１６をリソグラフィーによりパターニン
グし、このレジストパターンをマスクとしてＲＩＥ法に
より、酸化シリコン膜１５を選択エッチングして溝１７
を形成する。ここで、溝１７は基板１にまで達する溝で
ある。
ＳＦＥＴの製造方法について、図３を参照して説明す
る。まず、図３（ａ）に示すように、ｐ型半導体基板１
上にＣＶＤ法により酸化シリコン膜１５を推積した後、
フォトレジスト１６をリソグラフィーによりパターニン
グし、このレジストパターンをマスクとしてＲＩＥ法に
より、酸化シリコン膜１５を選択エッチングして溝１７
を形成する。ここで、溝１７は基板１にまで達する溝で
ある。
【００１９】次いで、図３（ｂ）に示すように、レジス
ト１６を除去し、窒化シリコン等の絶縁膜６を推積し、
溝１７を絶縁膜６で埋め込んだ後にエッチバックし、溝
１７内だけに絶縁膜６を残置させる。この絶縁膜６は、
障壁部となるものである。
ト１６を除去し、窒化シリコン等の絶縁膜６を推積し、
溝１７を絶縁膜６で埋め込んだ後にエッチバックし、溝
１７内だけに絶縁膜６を残置させる。この絶縁膜６は、
障壁部となるものである。
【００２０】次いで、図３（ｃ）に示すように、酸化シ
リコン膜１５をウェットエッチング法などにより除去し
た後に、基板１の表面を洗浄し、その後、例えばアモル
ファスＳｉ層１８をウエハ全面に推積し、さらに再結晶
化のためのアニールを行い、基板１をシードとして、ア
モルファスＳｉ層１８を単結晶化させる。以上で、絶縁
膜の障壁部６、及びチャネル層となる単結晶半導体層９
が形成できたことになる。
リコン膜１５をウェットエッチング法などにより除去し
た後に、基板１の表面を洗浄し、その後、例えばアモル
ファスＳｉ層１８をウエハ全面に推積し、さらに再結晶
化のためのアニールを行い、基板１をシードとして、ア
モルファスＳｉ層１８を単結晶化させる。以上で、絶縁
膜の障壁部６、及びチャネル層となる単結晶半導体層９
が形成できたことになる。
【００２１】次いで、図３（ｄ）に示すように、チャネ
ル部表面にゲート絶縁膜４を形成し、さらに凸部を覆う
ようにゲート電極５を形成し、このゲート電極５に対し
てセルフアラインで、ＬＤＤｎ- 層２ａ，２ｂをイオン
注入法で形成する。続いて、ＬＤＤ用絶縁膜１０を形成
したのち、ゲート電極５及びＬＤＤ用絶縁膜１０とセル
フアラインでｎ+ 層３ａ，３ｂを形成することにより、
ＭＯＳＦＥＴの基本構造は完成する。
ル部表面にゲート絶縁膜４を形成し、さらに凸部を覆う
ようにゲート電極５を形成し、このゲート電極５に対し
てセルフアラインで、ＬＤＤｎ- 層２ａ，２ｂをイオン
注入法で形成する。続いて、ＬＤＤ用絶縁膜１０を形成
したのち、ゲート電極５及びＬＤＤ用絶縁膜１０とセル
フアラインでｎ+ 層３ａ，３ｂを形成することにより、
ＭＯＳＦＥＴの基本構造は完成する。
【００２２】以上が、本実施例のＭＯＳＦＥＴの基本構
造であるが、上記構造のＦＥＴによれば次のような効果
が得られる。 １）ゲート長（ゲート電極５の平面的な幅で決まる）が
縮少され、ソース・ドレイン層（特に、ｎ- 層２ａ，２
ｂ）が接近しても、絶縁体の障壁部６が間に存在するた
め、十分なパンチスルー耐圧が得られる。
造であるが、上記構造のＦＥＴによれば次のような効果
が得られる。 １）ゲート長（ゲート電極５の平面的な幅で決まる）が
縮少され、ソース・ドレイン層（特に、ｎ- 層２ａ，２
ｂ）が接近しても、絶縁体の障壁部６が間に存在するた
め、十分なパンチスルー耐圧が得られる。
【００２３】２）チャネルは、障壁部６に沿って折れ曲
った凸型の経路になるため、平面パターンでの見かけ上
のゲート長に対して、数倍の実効ゲート長を稼ぐことが
できるため、ショートチャネル効果が起こらない。
った凸型の経路になるため、平面パターンでの見かけ上
のゲート長に対して、数倍の実効ゲート長を稼ぐことが
できるため、ショートチャネル効果が起こらない。
【００２４】３）チャネルを取り囲むように、ゲート電
極５が形成されるため、チャネルに対して電界が集中す
ることにより、トランジスタのカットオフ特性を向上さ
せることができる。このため、本トランジスタをＳＲＡ
ＭやＤＲＡＭ等に応用することにより、消費電力の少な
い、かつデータ保持特性に優れたＬＳＩを実現すること
ができる。
極５が形成されるため、チャネルに対して電界が集中す
ることにより、トランジスタのカットオフ特性を向上さ
せることができる。このため、本トランジスタをＳＲＡ
ＭやＤＲＡＭ等に応用することにより、消費電力の少な
い、かつデータ保持特性に優れたＬＳＩを実現すること
ができる。
【００２５】４）チャネル部を十分薄くすることによ
り、チャネルを完全空乏化することができる。これによ
り、基板バイアス効果を低減することができる。 なお、本実施例において、絶縁膜の障壁部６に窒化シリ
コン膜を用いたが、酸化シリコン膜等、他の絶縁膜でも
かまわない。さらに、絶縁体の障壁部６として空洞を形
成するようにしてもよい。また、チャネル層を形成する
のにアモルファスＳｉの再結晶化を用いたが、アニール
の方法等は利用可能なものであれば、特に限定されな
い。
り、チャネルを完全空乏化することができる。これによ
り、基板バイアス効果を低減することができる。 なお、本実施例において、絶縁膜の障壁部６に窒化シリ
コン膜を用いたが、酸化シリコン膜等、他の絶縁膜でも
かまわない。さらに、絶縁体の障壁部６として空洞を形
成するようにしてもよい。また、チャネル層を形成する
のにアモルファスＳｉの再結晶化を用いたが、アニール
の方法等は利用可能なものであれば、特に限定されな
い。
【００２６】（実施例２）図４は、本発明の第２の実施
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００２７】この実施例が先に説明した第１の実施例と
異なる点は、ＬＤＤｎ- 層２′（２ａ′，２ｂ′）が共
に障壁部６に接していることである。このような構成で
あっても、第１の実施例と同様の効果が得られる。
異なる点は、ＬＤＤｎ- 層２′（２ａ′，２ｂ′）が共
に障壁部６に接していることである。このような構成で
あっても、第１の実施例と同様の効果が得られる。
【００２８】（実施例３）図５は、本発明の第３の実施
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００２９】この実施例が先に説明した第１の実施例と
異なる点は、チャネル底部のみならず、チャネル上部
（頂上部）にもＬＤＤｎ- 層２ｃを形成したことにあ
る。このような構成であれば、チャネルは、半導体層９
の垂直部分のみとなるため、しきい値の制御が容易にな
る。
異なる点は、チャネル底部のみならず、チャネル上部
（頂上部）にもＬＤＤｎ- 層２ｃを形成したことにあ
る。このような構成であれば、チャネルは、半導体層９
の垂直部分のみとなるため、しきい値の制御が容易にな
る。
【００３０】（実施例４）図６は、本発明の第４の実施
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００３１】この実施例が先に説明した第１の実施例と
異なる点は、絶縁膜の障壁部６の代わりに、ＬＯＣＯＳ
法によって形成した熱酸化膜２０を用いたことにある。
このような構成であっても、チャネルの実効長をより大
きくできるため、短チャネル効果を抑制できる。また、
この熱酸化膜２０を、素子分離用ＬＯＣＯＳ膜と同時に
形成すれば、工程削減が可能となる。
異なる点は、絶縁膜の障壁部６の代わりに、ＬＯＣＯＳ
法によって形成した熱酸化膜２０を用いたことにある。
このような構成であっても、チャネルの実効長をより大
きくできるため、短チャネル効果を抑制できる。また、
この熱酸化膜２０を、素子分離用ＬＯＣＯＳ膜と同時に
形成すれば、工程削減が可能となる。
【００３２】（実施例５）図７は、本発明の第５の実施
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００３３】この実施例は、半導体基体としてＳＯＩ基
板を用いたものである。即ち、前記障壁部６のような障
壁部２２を有する絶縁膜（絶縁基体）２１の上にｐ型の
半導体層９が形成され、この半導体層９に第１の実施例
と同様にｎ- 層２，ｎ+ 層３が形成されている。
板を用いたものである。即ち、前記障壁部６のような障
壁部２２を有する絶縁膜（絶縁基体）２１の上にｐ型の
半導体層９が形成され、この半導体層９に第１の実施例
と同様にｎ- 層２，ｎ+ 層３が形成されている。
【００３４】ここで、本実施例ではｎ- 層２は障壁部２
２とは接していないが、第２の実施例と同様にｎ- 層２
を障壁部２２と接するように設けてもよい。さらに、第
３の実施例と同様に、チャネル上部にｎ- 層２ｃを形成
してもよいのは、勿論のことである。
２とは接していないが、第２の実施例と同様にｎ- 層２
を障壁部２２と接するように設けてもよい。さらに、第
３の実施例と同様に、チャネル上部にｎ- 層２ｃを形成
してもよいのは、勿論のことである。
【００３５】次に、本実施例のＭＯＳＦＥＴ製造方法
を、図８により説明する。まず、図８（ａ）に示すよう
に、ｐ型半導体基板１上に酸化シリコン膜２１を推積し
た後、レジストパターン２３をマスクにＲＩＥを行い、
障壁部２２を形成する。
を、図８により説明する。まず、図８（ａ）に示すよう
に、ｐ型半導体基板１上に酸化シリコン膜２１を推積し
た後、レジストパターン２３をマスクにＲＩＥを行い、
障壁部２２を形成する。
【００３６】次いで、図８（ｂ）に示すように、レジス
ト２３を除去した後に再びレジストパターニングを行
い、酸化シリコン膜２１に基板１への開口部２４を形成
する。続いて、アモルファスＳｉ膜２５を全面に推積
し、開口部２４に露出した基板表面をシードとして再結
晶化アニールを行い、アモルファスＳｉ層２５を単結晶
化する。これにより、チャネル層となる半導体層９が形
成される。
ト２３を除去した後に再びレジストパターニングを行
い、酸化シリコン膜２１に基板１への開口部２４を形成
する。続いて、アモルファスＳｉ膜２５を全面に推積
し、開口部２４に露出した基板表面をシードとして再結
晶化アニールを行い、アモルファスＳｉ層２５を単結晶
化する。これにより、チャネル層となる半導体層９が形
成される。
【００３７】次いで、図８（ｃ）に示すように、素子領
域２６を、メサ分離によって形成した後、ゲート絶縁膜
４、ゲート電極５、ＬＤＤｎ- 層２ａ，２ｂ等を形成
し、本実施例の基本構造を完成する。
域２６を、メサ分離によって形成した後、ゲート絶縁膜
４、ゲート電極５、ＬＤＤｎ- 層２ａ，２ｂ等を形成
し、本実施例の基本構造を完成する。
【００３８】本実施例の構成は、基本的には第１の実施
例と同様であり、ソース・ドレインとなる拡散層２，３
を分離するように絶縁体の障壁部２２が形成されてお
り、この障壁部２２に沿ってチャネルが形成される。従
って、第１の実施例と同様の効果が得られる。また、Ｓ
ＯＩ構造を採用していることから、基板浮遊効果を抑え
た、より信頼性の高いＭＯＳＦＥＴが実現できる。
例と同様であり、ソース・ドレインとなる拡散層２，３
を分離するように絶縁体の障壁部２２が形成されてお
り、この障壁部２２に沿ってチャネルが形成される。従
って、第１の実施例と同様の効果が得られる。また、Ｓ
ＯＩ構造を採用していることから、基板浮遊効果を抑え
た、より信頼性の高いＭＯＳＦＥＴが実現できる。
【００３９】（実施例６）図９は、本発明の第６の実施
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図７と同一部分には同一符号を付して、その
詳しい説明は省略する。
例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図７と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００４０】この実施例は、第５の実施例の改良であ
り、ＳＯＩ基板上にＭＯＳＦＥＴを形成したもので、第
１の単結晶Ｓｉ層２７の上に絶縁膜の障壁部２９を形成
し、さらにチャネルとなる半導体層２８を形成したもの
である。障壁部２９及びチャネルとなる半導体層２８の
形成方法は、図３に準ずる。
り、ＳＯＩ基板上にＭＯＳＦＥＴを形成したもので、第
１の単結晶Ｓｉ層２７の上に絶縁膜の障壁部２９を形成
し、さらにチャネルとなる半導体層２８を形成したもの
である。障壁部２９及びチャネルとなる半導体層２８の
形成方法は、図３に準ずる。
【００４１】本実施例構造では、ソース・ドレイン部を
厚くできるため、第６の実施例に効果に加えて、引き出
し電極８ａ，８ｃに対するコンタクト抵抗を低減できる
利点がある。
厚くできるため、第６の実施例に効果に加えて、引き出
し電極８ａ，８ｃに対するコンタクト抵抗を低減できる
利点がある。
【００４２】（実施例７）図１０は、本発明の第７の実
施例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図７と同一部分には同一符号を付して、その
詳しい説明は省略する。
施例に係わるＭＯＳＦＥＴの素子構造を示す断面図であ
る。なお、図７と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００４３】この実施例では、第６の実施例において、
障壁部２９の代わりにＬＯＣＯＳ法によって形成した熱
酸化膜３０を用いたことにある。この場合、第４の実施
例と同様に、工程数削減が可能となる。
障壁部２９の代わりにＬＯＣＯＳ法によって形成した熱
酸化膜３０を用いたことにある。この場合、第４の実施
例と同様に、工程数削減が可能となる。
【００４４】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ｎチャネルＭＯＳＦＥ
Ｔについて説明したが、これに限らず、ｐチャネルＭＯ
ＳＦＥＴや他の電界効果トランジスタ、例えばＭＥＳＦ
ＥＴ等に対しても適用可能である。また、製造工程は図
３や図８に何等限定されるものではなく、仕様に応じて
適宜変更可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
れるものではない。実施例では、ｎチャネルＭＯＳＦＥ
Ｔについて説明したが、これに限らず、ｐチャネルＭＯ
ＳＦＥＴや他の電界効果トランジスタ、例えばＭＥＳＦ
ＥＴ等に対しても適用可能である。また、製造工程は図
３や図８に何等限定されるものではなく、仕様に応じて
適宜変更可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００４５】
【発明の効果】以上詳述したように本発明によれば、ソ
ース・ドレインとなる拡散層を分離するように絶縁体の
障壁部が形成されており、この障壁部に沿ってチャネル
が形成されるため、ショートチャネル効果を抑制しつ
つ、かつソース・ドレイン間の近接による耐圧低下を抑
制することができる。従って、微細化に際しても電界効
果トランジスタの信頼性向上をはかることが可能とな
る。
ース・ドレインとなる拡散層を分離するように絶縁体の
障壁部が形成されており、この障壁部に沿ってチャネル
が形成されるため、ショートチャネル効果を抑制しつ
つ、かつソース・ドレイン間の近接による耐圧低下を抑
制することができる。従って、微細化に際しても電界効
果トランジスタの信頼性向上をはかることが可能とな
る。
【図１】第１の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図２】図１の矢視Ａ−Ａ′方向断面を模式的に示す
図。
図。
【図３】第１の実施例に係わるＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図４】第２の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図５】第３の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図６】第４の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図７】第５の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図８】第５の実施例に係わるＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図９】第６の実施例に係わるＭＯＳＦＥＴの素子構造
を示す断面図。
を示す断面図。
【図１０】第７の実施例に係わるＭＯＳＦＥＴの素子構
造を示す断面図。
造を示す断面図。
【図１１】従来の凸型ＭＯＳＦＥＴの素子構造を示す断
面図。
面図。
１…ｐ型半導体基板 ２（2a，2b）…
ＬＤＤｎ- 層 ３（３ａ，３ｂ）…ｎ+ 層 ４…ゲート絶縁
膜 ５…ゲート電極 ６，２２，２９
…絶縁膜の障壁部 ７…層間絶縁膜 ８（8a，8b，8
c）…引き出し電極 ９，２８…チャネルとなる半導体層 １０…ＬＤＤ用
絶縁膜 １５…酸化シリコン膜 １６…フォトレ
ジスト １７…溝 １８，２５…ア
モルファスＳｉ層 ２０，３０…熱酸化膜 ２１…絶縁基体 ２３…レジストパターン ２４…開口部 ２６…素子領域
ＬＤＤｎ- 層 ３（３ａ，３ｂ）…ｎ+ 層 ４…ゲート絶縁
膜 ５…ゲート電極 ６，２２，２９
…絶縁膜の障壁部 ７…層間絶縁膜 ８（8a，8b，8
c）…引き出し電極 ９，２８…チャネルとなる半導体層 １０…ＬＤＤ用
絶縁膜 １５…酸化シリコン膜 １６…フォトレ
ジスト １７…溝 １８，２５…ア
モルファスＳｉ層 ２０，３０…熱酸化膜 ２１…絶縁基体 ２３…レジストパターン ２４…開口部 ２６…素子領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ 7514−4Ｍ ３０１ Ｈ 9056−4Ｍ ３１１ Ｘ 9056−4Ｍ ３１１ Ｓ 9056−4Ｍ ３１１ Ｈ
Claims (3)
- 【請求項１】凸部を有する第１導電型の半導体基体と、
この基体の表面の前記凸部を挟んで対向する位置にそれ
ぞれ形成された第２導電型の拡散層と、前記基体の凸部
からその下の基体にかけ、凸部両側の拡散層の間に埋め
込まれた絶縁体からなる障壁部と、前記基体の凸部を覆
うようにゲート絶縁膜を介して設けられたゲート電極と
を具備してなることを特徴とする半導体装置。 - 【請求項２】前記障壁部は、前記基板に一部埋め込まれ
て立設された平板状の絶縁体からなることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記半導体基体は、凸部の形成された絶縁
膜を表面に有し、少なくとも前記凸部を含む絶縁膜上に
凸形状に湾曲して形成された第１導電型の半導体層と、
この半導体層の前記凸部を挟んで対向する位置にそれぞ
れ設けられた第２導電型の拡散層と、前記半導体層の凸
部を覆うようにゲート絶縁膜を介して設けられたゲート
電極とを具備してなることを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32159093A JPH07176739A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32159093A JPH07176739A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176739A true JPH07176739A (ja) | 1995-07-14 |
Family
ID=18134246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32159093A Pending JPH07176739A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326752A (ja) * | 1993-12-28 | 1995-12-12 | Hyundai Electron Ind Co Ltd | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 |
| JP2008171838A (ja) * | 2007-01-05 | 2008-07-24 | Toshiba Corp | 半導体装置 |
-
1993
- 1993-12-21 JP JP32159093A patent/JPH07176739A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326752A (ja) * | 1993-12-28 | 1995-12-12 | Hyundai Electron Ind Co Ltd | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 |
| JP2008171838A (ja) * | 2007-01-05 | 2008-07-24 | Toshiba Corp | 半導体装置 |
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