JPH0319370A - 半導体装置 - Google Patents
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置のＭＯＳ型シリコン薄ＭＩトラン
ジスター横造に関する． 〔従来の技術】 従来の半導体装置の＆ｌＯＳ型シリコン薄膜トランジス
ターは，第２図の様であった．すなわち、半導体基板１
上に第１絶縁１！Ｉ２が形成されて゜おり、その上に真
性もしくは、ＩＸＩＯｌ′〜ｌ×１０Ｉ７ｃｍ−’程度
の不純物を注入したシリコン薄膜からなるチャネル形成
領域３と、それに接続した不純物を高濃度に注入したシ
リコン薄膜からなるソース４およびドレイン５とで構成
されていた．この事を工程を追って説明していく．まず
第４図（ａ）の如く、半導体基板１上に絶縁膜として第
１シリコン酸化膜２を化学気相成長法（以下ＣＶＤ法）
で例えば２０００ （＾）以上形成する．そして前記第
１シリコン酸化膜２上に第１多結晶シリコンＩＩＩ ６
を例えば１０００（人）形成する．一般にＣＶＤ法によ
り６２０（”Ｃ）でシランガスの化学反応により堆積さ
せる． 次に第４図（ｂ）の如＜ ＵＯＳ型薄膜トランジスタと
して不要な部分を、フォトエッチングの工程により除去
する．そしてゲート絶縁膜７として第２シリコン酸化膜
を例えば５００（入） ． ＣＶＤ法で形成する． 次に第４図（ｃ）の如く、ゲートｉ極８を形成するため
に第２多結晶シリコン膜を例えば２０００（人） ＣＶ
Ｄ法で形成する．そして前記第２多結晶シリコン膜８の
不要な部分を、フォト・エッチングの工程により除去す
る．そしてソース４及びドレイン５形成及びゲート電極
８の低抵抗化のために、リンや砒素やほう素などの不純
物導入９を行なう，例えば，リンのイオン打ち込み法の
場合、前記ゲート電極８を突き抜けない、打ち込みエネ
ルギー４０（ＫｅＶ）． ドーズ量５Ｘ１０（Ｃｕ−
”）などが適当であろう．その後、導入した ゛不純物
を活性化するために熱処理をする．例えばハロゲンラン
プを用い１ ０００ （’Ｃ）６０秒の窒素雰囲気中で
熱処理をする． 次に第２図の如く、他の素子と分離するために絶縁膜と
して第３シリコン酸化膜１０を形成する， ＣＶＤ法で
１０００（人）以上の膜厚にする．その後，他の素子と
接続するために、フォト・エッチングの工程により前記
第３シリコン酸化膜１０にコンタクトホールを形成する
．そして他の素子との配線として、アルミニウム膜１１
をスバッタ法により例えば１ （μｍ）形成し、フォト
・エッチングの工程により余分な部分を取り除く．以上
の工程により従来技術の１４０Ｓ型シリコン薄膜トラン
ジスターが完成する． 〔発明が解決しようとする課題１ しかし，前述の従来技術では、微細化が困難であるとい
う問題点を有する． 前記チャネル形成領域３の寸法を短かくすると急激に、
ソース４及びドレイン５間のリーク電流が増大する．あ
る一定以上の寸法（現在では約３（μｆｆｉ）以上）で
なければ、十分低いリーク電流値にはならず、微細化の
大きな障壁となっている． そこで本発明は、このような問題点を解決するもので、
その目的とするところは、短かいチャネル形成領域長で
、十分低いソース及びドレイン間リーク電流値を確保す
るＭＯＳ型シリコン，ｌ１膜トランジスターを提供する
ところにある． ［課題を解決するための千段１ 本発明の半導体装置は， （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上には、ＭＯＳ型シリコン薄膜トランジスターを有
する半導体装置において，前記ＭＯＳ型シリコン薄膜ト
ランジスターのチャネル形成領域の下の前記絶縁膜の下
のすくなくとも一部に、下層配綿６しくは下層絶縁膜か
らなるパターンが形成されており、すくなくとも１ケ所
以上の前記下層配線パターンもしくは前記下層絶縁膜パ
ターンを横切る様に前記チャネル形成領域が配置されて
いることを特徴とする． （実 施 例｝ 第１図は，本発明の１実施例における半導体装置の断面
図である．また第３図（ａ）〜第３図（ｄ）は、その製
造工程ごとの主要断面図である． なお、実施例の全図において、同一の機能を有？るもの
には、同一の符号を付け、その繰り返しの説明は省略す
る． 以下第３図（ａ）〜第３図（ｄ）図に従がい、説明して
いく． まず第３図（ａ）の如く，半導体基板ｌ上に絶縁膜とし
て、第１シリコン酸化膜２を，化学気相成長法（以下Ｃ
ＶＤ法）により例えば、４０００（人）形成する．例え
ば．７６０ （’Ｃ）の温度でＳ＋ＨｓＣｊ２２とＮ■
ｏとの混合ガスを供給し，気相あるいは、前記半導体基
板１表面上で化学反応させ、前記第１シリコン酸化膜２
を堆積させる．そして前記第ｌシリコン酸化膜２上に、
第３多結晶シリコンｌｌｉｌ２を形成する．６２０ （
”Ｃ）でシランガスを分解させ３００〜１００００ （
人）堆積させる．５５０ （’Ｃ）付近で成長させたア
モルファスシリコン膜でちよい．そして、後に形成され
るチャネル形成領域３の下の一部を残して、フォト・エ
ッチングの工程により前記第３多結晶シリコン膜ｌ２を
除去する．次に第３図（ｂ）の如く、ＣｖＤ法により第
４シリコン酸化１１１３をｌ５００（人）形成する． そしてＭＯＳ形シリコン薄膜トランジスタと及び第１多
結晶シリコン膜６を、例えば１００〜５０００（人）の
膜厚で、前記第３多結晶シリコン膜１２と同様な方法で
形成する．通常このなにも不純物を導入していない前記
第１多結晶シリコン膜６を、チャネル形成領ｔ１３とし
て用いる．次に第３図（ｃ）の如く、前記第ｌ多結晶シ
リコン膜６の不要な部分を、フォト・エッチングの工程
により除去する．そしてその上にゲート絶縁膜７として
第２シリコン酸化膜を例えば５００（人） ． ＣＶＤ
法で形成する． 次に第３図（ｄ）の如く、ゲート電極８を形成するため
に、第２多結晶シリコン膜を例えば２０００（＾） Ｃ
ＶＯ法で形成する．そして第２多結晶シリコン膜８の不
要な部分を、フォト・エッチングの工程により除去する
．そしてソース４及びドレイン５形成及び前記ゲート電
極８の低抵抗化のために、リンや砒素やほう素などの不
純物導入を行なう．不純物種は、Ｎチャネル薄膜トラン
ジス夕−の場合、リンもしくは砒素、Ｐチャネル薄膜ト
ランジスターの場合、ほう素にする．例えば、リンのイ
オン打ち込み法の場合、打ち込みエネルギー４０（κｅ
Ｖ ） ． ドーズ量５×１ ０ １＠（ｃｍ−”）
などが適当であろう．その後、導入した不純物を活性化
するために熱処理をする．例えばハロゲンランプを用い
１０００ （”Ｃ）６０秒の窒素雰囲気中で熱処理をす
る． 次に第１図の如く、他の素子と分離するために絶縁膜と
して第３シリコン酸化１１１０を形成する．ＣＶＤ法で
１０００ （人）以上の膜厚にする．その後、他の素子
と接続するために、フォト・エッチングの工程により前
記第３シリコン酸化１１ｉ１０にコンタクトホールを形
成する．そして他の素子との配線として、アルミニウム
ＩＩＩｌｌをスパッタ法により例えばｌ （μＩＩ１）
形成し、フォト・エッチングの工程により余分な部分を
取り除く．以上の工程により本発明のＭＯＳ型シリコン
薄膜トランジスターが完成する． この様に、チャネル形成領域３の下に絶縁膜を介して第
３多結晶シリコン膜ｌ２を形成することにより，前記チ
ャネル形成領域３は段差を乗り越えていく形になる．し
たがってその分だけ平面的長さが一定に６かかわらず、
チャネル形成領域長が長くなり、リーク電流が減少する
．したがって平面的チャネル形成領域長が３（μ＋ｎ）
以下の場合でも，段差となる前記第１多結晶シリコン膜
の膜厚を厚くすることにより，十分リーク電流値は減少
し，集積密度の増大，しいては集積回路チップ全体の微
細化につながる． また本実施例では、段差を作るために、多結晶シリコン
を用いたが、高融点金属シリサイド膜にしたり、不純物
を多量に注入した多結晶シリコン膜なら、抵抗値が低い
ので他の素子の配線や，他の素子のゲート電極になるこ
とが可能であり、それらをかねそろえることもできる． また本実施例では、抵抗体の下に段差を２ケ所形成した
が、第５図の様に１ケ所の段差でちまたは３ケ所以上の
段差でち、同様の効果があることは言うまで６ない． 以上本発明者によってなされた発明を、前記実施例に基
づき、具体的に説明してきたが，本発明は、前記実施例
に限定されるものではなく，その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である． 例えば、第６図の様に、２層の膜で段差を形成したり，
下層パターンを絶縁膜にしてち同様の効果を有する． ［発明の効果１ 以上述べてきた様に、本発明の半導体装置によれば、チ
ャネル形成領域の下に絶縁膜を介して下層配線もしくは
下層絶縁膜の段差を形成することにより，以下に述べる
効果を有する．すなわち４チャネル形成領域長を平面的
に短かくしてち、十分低いソース及びドレイン間リーク
電流特性が得られ、しいては集積回路全体の微細化が可
能となる．
ジスター横造に関する． 〔従来の技術】 従来の半導体装置の＆ｌＯＳ型シリコン薄膜トランジス
ターは，第２図の様であった．すなわち、半導体基板１
上に第１絶縁１！Ｉ２が形成されて゜おり、その上に真
性もしくは、ＩＸＩＯｌ′〜ｌ×１０Ｉ７ｃｍ−’程度
の不純物を注入したシリコン薄膜からなるチャネル形成
領域３と、それに接続した不純物を高濃度に注入したシ
リコン薄膜からなるソース４およびドレイン５とで構成
されていた．この事を工程を追って説明していく．まず
第４図（ａ）の如く、半導体基板１上に絶縁膜として第
１シリコン酸化膜２を化学気相成長法（以下ＣＶＤ法）
で例えば２０００ （＾）以上形成する．そして前記第
１シリコン酸化膜２上に第１多結晶シリコンＩＩＩ ６
を例えば１０００（人）形成する．一般にＣＶＤ法によ
り６２０（”Ｃ）でシランガスの化学反応により堆積さ
せる． 次に第４図（ｂ）の如＜ ＵＯＳ型薄膜トランジスタと
して不要な部分を、フォトエッチングの工程により除去
する．そしてゲート絶縁膜７として第２シリコン酸化膜
を例えば５００（入） ． ＣＶＤ法で形成する． 次に第４図（ｃ）の如く、ゲートｉ極８を形成するため
に第２多結晶シリコン膜を例えば２０００（人） ＣＶ
Ｄ法で形成する．そして前記第２多結晶シリコン膜８の
不要な部分を、フォト・エッチングの工程により除去す
る．そしてソース４及びドレイン５形成及びゲート電極
８の低抵抗化のために、リンや砒素やほう素などの不純
物導入９を行なう，例えば，リンのイオン打ち込み法の
場合、前記ゲート電極８を突き抜けない、打ち込みエネ
ルギー４０（ＫｅＶ）． ドーズ量５Ｘ１０（Ｃｕ−
”）などが適当であろう．その後、導入した ゛不純物
を活性化するために熱処理をする．例えばハロゲンラン
プを用い１ ０００ （’Ｃ）６０秒の窒素雰囲気中で
熱処理をする． 次に第２図の如く、他の素子と分離するために絶縁膜と
して第３シリコン酸化膜１０を形成する， ＣＶＤ法で
１０００（人）以上の膜厚にする．その後，他の素子と
接続するために、フォト・エッチングの工程により前記
第３シリコン酸化膜１０にコンタクトホールを形成する
．そして他の素子との配線として、アルミニウム膜１１
をスバッタ法により例えば１ （μｍ）形成し、フォト
・エッチングの工程により余分な部分を取り除く．以上
の工程により従来技術の１４０Ｓ型シリコン薄膜トラン
ジスターが完成する． 〔発明が解決しようとする課題１ しかし，前述の従来技術では、微細化が困難であるとい
う問題点を有する． 前記チャネル形成領域３の寸法を短かくすると急激に、
ソース４及びドレイン５間のリーク電流が増大する．あ
る一定以上の寸法（現在では約３（μｆｆｉ）以上）で
なければ、十分低いリーク電流値にはならず、微細化の
大きな障壁となっている． そこで本発明は、このような問題点を解決するもので、
その目的とするところは、短かいチャネル形成領域長で
、十分低いソース及びドレイン間リーク電流値を確保す
るＭＯＳ型シリコン，ｌ１膜トランジスターを提供する
ところにある． ［課題を解決するための千段１ 本発明の半導体装置は， （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上には、ＭＯＳ型シリコン薄膜トランジスターを有
する半導体装置において，前記ＭＯＳ型シリコン薄膜ト
ランジスターのチャネル形成領域の下の前記絶縁膜の下
のすくなくとも一部に、下層配綿６しくは下層絶縁膜か
らなるパターンが形成されており、すくなくとも１ケ所
以上の前記下層配線パターンもしくは前記下層絶縁膜パ
ターンを横切る様に前記チャネル形成領域が配置されて
いることを特徴とする． （実 施 例｝ 第１図は，本発明の１実施例における半導体装置の断面
図である．また第３図（ａ）〜第３図（ｄ）は、その製
造工程ごとの主要断面図である． なお、実施例の全図において、同一の機能を有？るもの
には、同一の符号を付け、その繰り返しの説明は省略す
る． 以下第３図（ａ）〜第３図（ｄ）図に従がい、説明して
いく． まず第３図（ａ）の如く，半導体基板ｌ上に絶縁膜とし
て、第１シリコン酸化膜２を，化学気相成長法（以下Ｃ
ＶＤ法）により例えば、４０００（人）形成する．例え
ば．７６０ （’Ｃ）の温度でＳ＋ＨｓＣｊ２２とＮ■
ｏとの混合ガスを供給し，気相あるいは、前記半導体基
板１表面上で化学反応させ、前記第１シリコン酸化膜２
を堆積させる．そして前記第ｌシリコン酸化膜２上に、
第３多結晶シリコンｌｌｉｌ２を形成する．６２０ （
”Ｃ）でシランガスを分解させ３００〜１００００ （
人）堆積させる．５５０ （’Ｃ）付近で成長させたア
モルファスシリコン膜でちよい．そして、後に形成され
るチャネル形成領域３の下の一部を残して、フォト・エ
ッチングの工程により前記第３多結晶シリコン膜ｌ２を
除去する．次に第３図（ｂ）の如く、ＣｖＤ法により第
４シリコン酸化１１１３をｌ５００（人）形成する． そしてＭＯＳ形シリコン薄膜トランジスタと及び第１多
結晶シリコン膜６を、例えば１００〜５０００（人）の
膜厚で、前記第３多結晶シリコン膜１２と同様な方法で
形成する．通常このなにも不純物を導入していない前記
第１多結晶シリコン膜６を、チャネル形成領ｔ１３とし
て用いる．次に第３図（ｃ）の如く、前記第ｌ多結晶シ
リコン膜６の不要な部分を、フォト・エッチングの工程
により除去する．そしてその上にゲート絶縁膜７として
第２シリコン酸化膜を例えば５００（人） ． ＣＶＤ
法で形成する． 次に第３図（ｄ）の如く、ゲート電極８を形成するため
に、第２多結晶シリコン膜を例えば２０００（＾） Ｃ
ＶＯ法で形成する．そして第２多結晶シリコン膜８の不
要な部分を、フォト・エッチングの工程により除去する
．そしてソース４及びドレイン５形成及び前記ゲート電
極８の低抵抗化のために、リンや砒素やほう素などの不
純物導入を行なう．不純物種は、Ｎチャネル薄膜トラン
ジス夕−の場合、リンもしくは砒素、Ｐチャネル薄膜ト
ランジスターの場合、ほう素にする．例えば、リンのイ
オン打ち込み法の場合、打ち込みエネルギー４０（κｅ
Ｖ ） ． ドーズ量５×１ ０ １＠（ｃｍ−”）
などが適当であろう．その後、導入した不純物を活性化
するために熱処理をする．例えばハロゲンランプを用い
１０００ （”Ｃ）６０秒の窒素雰囲気中で熱処理をす
る． 次に第１図の如く、他の素子と分離するために絶縁膜と
して第３シリコン酸化１１１０を形成する．ＣＶＤ法で
１０００ （人）以上の膜厚にする．その後、他の素子
と接続するために、フォト・エッチングの工程により前
記第３シリコン酸化１１ｉ１０にコンタクトホールを形
成する．そして他の素子との配線として、アルミニウム
ＩＩＩｌｌをスパッタ法により例えばｌ （μＩＩ１）
形成し、フォト・エッチングの工程により余分な部分を
取り除く．以上の工程により本発明のＭＯＳ型シリコン
薄膜トランジスターが完成する． この様に、チャネル形成領域３の下に絶縁膜を介して第
３多結晶シリコン膜ｌ２を形成することにより，前記チ
ャネル形成領域３は段差を乗り越えていく形になる．し
たがってその分だけ平面的長さが一定に６かかわらず、
チャネル形成領域長が長くなり、リーク電流が減少する
．したがって平面的チャネル形成領域長が３（μ＋ｎ）
以下の場合でも，段差となる前記第１多結晶シリコン膜
の膜厚を厚くすることにより，十分リーク電流値は減少
し，集積密度の増大，しいては集積回路チップ全体の微
細化につながる． また本実施例では、段差を作るために、多結晶シリコン
を用いたが、高融点金属シリサイド膜にしたり、不純物
を多量に注入した多結晶シリコン膜なら、抵抗値が低い
ので他の素子の配線や，他の素子のゲート電極になるこ
とが可能であり、それらをかねそろえることもできる． また本実施例では、抵抗体の下に段差を２ケ所形成した
が、第５図の様に１ケ所の段差でちまたは３ケ所以上の
段差でち、同様の効果があることは言うまで６ない． 以上本発明者によってなされた発明を、前記実施例に基
づき、具体的に説明してきたが，本発明は、前記実施例
に限定されるものではなく，その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である． 例えば、第６図の様に、２層の膜で段差を形成したり，
下層パターンを絶縁膜にしてち同様の効果を有する． ［発明の効果１ 以上述べてきた様に、本発明の半導体装置によれば、チ
ャネル形成領域の下に絶縁膜を介して下層配線もしくは
下層絶縁膜の段差を形成することにより，以下に述べる
効果を有する．すなわち４チャネル形成領域長を平面的
に短かくしてち、十分低いソース及びドレイン間リーク
電流特性が得られ、しいては集積回路全体の微細化が可
能となる．
第１図は、本発明の半導体装置の一実施例を示す主要断
面図． 第２図は，従来の半導体装置を示す主要断面図． 第３図（ａ）〜（ｄ）は，本発明の半導体装置の製造方
法の一例を工程順に説明するための主要断面図． 第４図（ａ）〜（ｃ）は、従来の半導体装置の製造工程
毎の主要断面図． 第５図は，本発明の変形例を示す主要断面図．第６図は
、本発明の別の変形例を示す主要断面図． ８ （第２多結晶シリコン ・・ゲート電極 膜） ・不純物イ才ンビーム ・第３シリコン酸化膜 ・アルミニウム膜 ・第３多結晶シリコン膜 ・第４シリコン酸化膜 ・第５シリコン酸化膜 ・第６シリコン酸化膜 半導体基板 第１絶縁膜（第１シリコン酸化膜） チャネル形成領域 ソース ドレイン 第１多結晶シリコン膜 ゲート絶縁膜（第２シリコン酸化 劃
面図． 第２図は，従来の半導体装置を示す主要断面図． 第３図（ａ）〜（ｄ）は，本発明の半導体装置の製造方
法の一例を工程順に説明するための主要断面図． 第４図（ａ）〜（ｃ）は、従来の半導体装置の製造工程
毎の主要断面図． 第５図は，本発明の変形例を示す主要断面図．第６図は
、本発明の別の変形例を示す主要断面図． ８ （第２多結晶シリコン ・・ゲート電極 膜） ・不純物イ才ンビーム ・第３シリコン酸化膜 ・アルミニウム膜 ・第３多結晶シリコン膜 ・第４シリコン酸化膜 ・第５シリコン酸化膜 ・第６シリコン酸化膜 半導体基板 第１絶縁膜（第１シリコン酸化膜） チャネル形成領域 ソース ドレイン 第１多結晶シリコン膜 ゲート絶縁膜（第２シリコン酸化 劃
Claims (1)
- （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上には、ＭＯＳ型シリコン薄膜トランジスターを有
する半導体装置において、前記ＭＯＳ型シリコン薄膜ト
ランジスターのチャネル形成領域の下の前記絶縁膜の下
のすくなくとも一部に、下層配線もしくは下層絶縁膜か
らなるパターンが形成されており、すくなくとも、一ヶ
所以上の前記下層配線パターンもしくは前記下層絶縁膜
パターンを横切る様に、前記チャネル形成領域が配置さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15399589A JPH0319370A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15399589A JPH0319370A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319370A true JPH0319370A (ja) | 1991-01-28 |
Family
ID=15574615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15399589A Pending JPH0319370A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319370A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04214633A (ja) * | 1990-12-13 | 1992-08-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| US5347154A (en) * | 1990-11-15 | 1994-09-13 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5618739A (en) * | 1990-11-15 | 1997-04-08 | Seiko Instruments Inc. | Method of making light valve device using semiconductive composite substrate |
| US6576534B1 (en) * | 1991-09-21 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
-
1989
- 1989-06-16 JP JP15399589A patent/JPH0319370A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347154A (en) * | 1990-11-15 | 1994-09-13 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5486708A (en) * | 1990-11-15 | 1996-01-23 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5572045A (en) * | 1990-11-15 | 1996-11-05 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5618739A (en) * | 1990-11-15 | 1997-04-08 | Seiko Instruments Inc. | Method of making light valve device using semiconductive composite substrate |
| US5728591A (en) * | 1990-11-15 | 1998-03-17 | Seiko Instruments Inc. | Process for manufacturing light valve device using semiconductive composite substrate |
| JPH04214633A (ja) * | 1990-12-13 | 1992-08-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| US6576534B1 (en) * | 1991-09-21 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor |
| US6924212B2 (en) | 1991-09-21 | 2005-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
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