JPH07221300A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07221300A JPH07221300A JP6010980A JP1098094A JPH07221300A JP H07221300 A JPH07221300 A JP H07221300A JP 6010980 A JP6010980 A JP 6010980A JP 1098094 A JP1098094 A JP 1098094A JP H07221300 A JPH07221300 A JP H07221300A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体基板に形成されたウェルにメタルソー
ス・ドレイン構造を有するＭＩＳ電界効果トランジスタ
を形成するときのソースとウェルとを電気的に接続する
方法に関し、ＭＩＳＦＥＴの寸法を大きくすることな
く、微細なウェルコンタクト領域を形成することによっ
てウェルとソース領域とを電気的に接続する方法を提供
する。 【構成】 フィールド酸化膜３によって囲まれた一導電
型ウェル２に反対導電型チャネルのメタルソース・ドレ
イン構造のＭＩＳ電界効果トランジスタを形成し、ソー
ス領域５とフィールド酸化膜３とにまたがる領域にソー
スコンタクト窓１０を開口し、このソースコンタクト窓
１０に露出する一導電型ウェル２に一導電型不純物を導
入してウェルコンタクト領域７を形成した後、ソースコ
ンタクト窓１０を埋めてソース電極１２を形成する。
ス・ドレイン構造を有するＭＩＳ電界効果トランジスタ
を形成するときのソースとウェルとを電気的に接続する
方法に関し、ＭＩＳＦＥＴの寸法を大きくすることな
く、微細なウェルコンタクト領域を形成することによっ
てウェルとソース領域とを電気的に接続する方法を提供
する。 【構成】 フィールド酸化膜３によって囲まれた一導電
型ウェル２に反対導電型チャネルのメタルソース・ドレ
イン構造のＭＩＳ電界効果トランジスタを形成し、ソー
ス領域５とフィールド酸化膜３とにまたがる領域にソー
スコンタクト窓１０を開口し、このソースコンタクト窓
１０に露出する一導電型ウェル２に一導電型不純物を導
入してウェルコンタクト領域７を形成した後、ソースコ
ンタクト窓１０を埋めてソース電極１２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、半導体基板に形成されたウェルにメタルソー
ス・ドレイン構造を有するＭＩＳ電界効果トランジスタ
を形成するときのソースとウェルとを電気的に接続する
方法に関する。
法、特に、半導体基板に形成されたウェルにメタルソー
ス・ドレイン構造を有するＭＩＳ電界効果トランジスタ
を形成するときのソースとウェルとを電気的に接続する
方法に関する。
【０００２】
【従来の技術】単一基板上に相異なる導電型のウェルが
形成され、各ウェル毎に相異なる導電型チャネルのＭＯ
Ｓ電界効果トランジスタ（ＭＯＳＦＥＴ）が形成される
相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）においては、通
常ソース領域とウェルとが同電位になるように形成され
る。
形成され、各ウェル毎に相異なる導電型チャネルのＭＯ
Ｓ電界効果トランジスタ（ＭＯＳＦＥＴ）が形成される
相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）においては、通
常ソース領域とウェルとが同電位になるように形成され
る。
【０００３】図２に、１例として従来の方法で製造され
たＮチャネル型ＭＯＳＦＥＴの構造図を示す。なお、同
図（ｂ）は平面図であり、同図（ａ）は同図（ｂ）のＡ
−Ａ’断面図である。
たＮチャネル型ＭＯＳＦＥＴの構造図を示す。なお、同
図（ｂ）は平面図であり、同図（ａ）は同図（ｂ）のＡ
−Ａ’断面図である。
【０００４】ｎ型シリコン基板１のｎチャネルＭＯＳＦ
ＥＴ形成領域にｐ型不純物を導入してｐ型ウェル２を形
成し、次いで素子分離領域にフィールド酸化膜３を形成
する。次に、ゲート酸化膜（図示せず）を介してゲート
電極４を形成し、このゲート電極４を挟んでｐ型ウェル
２にｎ型不純物を導入してソース領域５とドレイン領域
６とを形成する。なお、ｎ型不純物を導入するときに、
ソース領域の一部領域にマスクを形成してｎ型不純物が
導入されないようにしておき、この領域にはｐ型不純物
を導入してウェルコンタクト領域７を形成する。ソース
領域５とドレイン領域６との表面にチタン膜を形成して
熱処理を施し、ソース領域５とドレイン領域６との表面
に選択的にチタンシリサイド層８を形成してメタルソー
ス・ドレイン構造にする。次に、全面に絶縁膜９を形成
し、これをパターニングしてソースコンタクト窓１０と
ドレインコンタクト窓１１とを形成し、これらのコンタ
クト窓を埋めてソース電極１２とドレイン電極（図示せ
ず）とを形成する。この結果、ソース領域５とｐ型ウェ
ル２とはウェルコンタクト領域７とチタンシリサイド層
８とを介して相互に電気的に接続されるので、ウェルコ
ンタクトのために特別にコンタクト窓や配線を形成する
必要がなくなり、ＬＳＩを高集積化するのに有効であ
る。
ＥＴ形成領域にｐ型不純物を導入してｐ型ウェル２を形
成し、次いで素子分離領域にフィールド酸化膜３を形成
する。次に、ゲート酸化膜（図示せず）を介してゲート
電極４を形成し、このゲート電極４を挟んでｐ型ウェル
２にｎ型不純物を導入してソース領域５とドレイン領域
６とを形成する。なお、ｎ型不純物を導入するときに、
ソース領域の一部領域にマスクを形成してｎ型不純物が
導入されないようにしておき、この領域にはｐ型不純物
を導入してウェルコンタクト領域７を形成する。ソース
領域５とドレイン領域６との表面にチタン膜を形成して
熱処理を施し、ソース領域５とドレイン領域６との表面
に選択的にチタンシリサイド層８を形成してメタルソー
ス・ドレイン構造にする。次に、全面に絶縁膜９を形成
し、これをパターニングしてソースコンタクト窓１０と
ドレインコンタクト窓１１とを形成し、これらのコンタ
クト窓を埋めてソース電極１２とドレイン電極（図示せ
ず）とを形成する。この結果、ソース領域５とｐ型ウェ
ル２とはウェルコンタクト領域７とチタンシリサイド層
８とを介して相互に電気的に接続されるので、ウェルコ
ンタクトのために特別にコンタクト窓や配線を形成する
必要がなくなり、ＬＳＩを高集積化するのに有効であ
る。
【０００５】
【発明が解決しようとする課題】一般に金属シリサイド
層を形成する場合には高温の熱処理工程が必要である。
例えばチタンシリサイドを形成する場合には８００℃程
度の温度に加熱することが必要である。このような高温
熱処理を実施すると、図５に示すように、ソース領域５
に導入されているｎ型不純物とウェルコンタクト領域７
に導入されているｐ型不純物とがチタンシリサイド層８
を介して横方向に相互拡散し、ソース領域５とウェルコ
ンタクト領域７の表面のキャリア濃度が低下し、チタン
シリサイド層８とのコンタクト抵抗が増大する。これを
防ぐには、ソース領域５とウェルコンタクト領域７とを
離隔するか、またはウェルコンタクト領域７の面積を大
きくしなければならないので、素子の微細化が困難にな
り、ＬＳＩの高集積化にとって障害となる。
層を形成する場合には高温の熱処理工程が必要である。
例えばチタンシリサイドを形成する場合には８００℃程
度の温度に加熱することが必要である。このような高温
熱処理を実施すると、図５に示すように、ソース領域５
に導入されているｎ型不純物とウェルコンタクト領域７
に導入されているｐ型不純物とがチタンシリサイド層８
を介して横方向に相互拡散し、ソース領域５とウェルコ
ンタクト領域７の表面のキャリア濃度が低下し、チタン
シリサイド層８とのコンタクト抵抗が増大する。これを
防ぐには、ソース領域５とウェルコンタクト領域７とを
離隔するか、またはウェルコンタクト領域７の面積を大
きくしなければならないので、素子の微細化が困難にな
り、ＬＳＩの高集積化にとって障害となる。
【０００６】本発明の目的は、メタルソース・ドレイン
構造を有するＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの寸
法を大きくすることなく、微細なウェルコンタクト領域
を形成することによってウェルとソース領域とを電気的
に接続する方法を提供することにある。
構造を有するＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの寸
法を大きくすることなく、微細なウェルコンタクト領域
を形成することによってウェルとソース領域とを電気的
に接続する方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的は、フィール
ド酸化膜（３）によって囲まれた一導電型ウェル（２）
に反対導電型チャネルのＭＩＳ電界効果トランジスタを
形成し、このＭＩＳ電界効果トランジスタのソース領域
（５）とドレイン領域（６）との表面に選択的に金属シ
リサイド層（８）を形成し、絶縁層（９）を形成し、前
記のソース領域（５）と前記のフィールド酸化膜（３）
とにまたがる領域から前記の絶縁層（９）と前記のフィ
ールド酸化膜（３）とを除去してソースコンタクト窓
（１０）を開口し、前記のドレイン領域（６）の一部領
域から前記の絶縁層（９）を除去してドレインコンタク
ト窓（１１）を開口し、前記のソースコンタクト窓（１
０）に露出する前記の一導電型ウェル（２）に一導電型
不純物を導入してウェルコンタクト領域（７）を形成
し、前記のソースコンタクト窓（１０）と前記のドレイ
ンコンタクト窓（１１）とを埋めてソース電極（１２）
とドレイン電極（１３）とを形成する工程を有する半導
体装置の製造方法によって達成される。
ド酸化膜（３）によって囲まれた一導電型ウェル（２）
に反対導電型チャネルのＭＩＳ電界効果トランジスタを
形成し、このＭＩＳ電界効果トランジスタのソース領域
（５）とドレイン領域（６）との表面に選択的に金属シ
リサイド層（８）を形成し、絶縁層（９）を形成し、前
記のソース領域（５）と前記のフィールド酸化膜（３）
とにまたがる領域から前記の絶縁層（９）と前記のフィ
ールド酸化膜（３）とを除去してソースコンタクト窓
（１０）を開口し、前記のドレイン領域（６）の一部領
域から前記の絶縁層（９）を除去してドレインコンタク
ト窓（１１）を開口し、前記のソースコンタクト窓（１
０）に露出する前記の一導電型ウェル（２）に一導電型
不純物を導入してウェルコンタクト領域（７）を形成
し、前記のソースコンタクト窓（１０）と前記のドレイ
ンコンタクト窓（１１）とを埋めてソース電極（１２）
とドレイン電極（１３）とを形成する工程を有する半導
体装置の製造方法によって達成される。
【０００８】
【作用】図１に原理説明図を示す。同図（ｂ）は平面図
であり、同図（ａ）は同図（ｂ）のＡ−Ａ’断面図であ
る。なお、図２において示したものと同一の部材は同一
記号で示してある。
であり、同図（ａ）は同図（ｂ）のＡ−Ａ’断面図であ
る。なお、図２において示したものと同一の部材は同一
記号で示してある。
【０００９】図１に示すように、ウェルコンタクト領域
７とソース領域５とは金属シリサイド層８によって相互
に接続されていないため、高温熱処理時に両者に導入さ
れている不純物が横方向に相互拡散してコンタクト抵抗
が増大することが防止される。なお、ウェルコンタクト
用のコンタクト窓や配線が不要であることは従来と同様
であるが、本発明においては不純物の横方向拡散が発生
しない分だけウェルコンタクト面積を縮小することが可
能であるので、従来よりも素子を微細化することが可能
である。
７とソース領域５とは金属シリサイド層８によって相互
に接続されていないため、高温熱処理時に両者に導入さ
れている不純物が横方向に相互拡散してコンタクト抵抗
が増大することが防止される。なお、ウェルコンタクト
用のコンタクト窓や配線が不要であることは従来と同様
であるが、本発明においては不純物の横方向拡散が発生
しない分だけウェルコンタクト面積を縮小することが可
能であるので、従来よりも素子を微細化することが可能
である。
【００１０】
【実施例】以下、図面を参照して、本発明の一実施例に
係るＭＯＳＦＥＴの製造方法について説明する。
係るＭＯＳＦＥＴの製造方法について説明する。
【００１１】図３（ａ）参照 周知の方法を使用して、一導電型、例えばｎ型シリコン
基板１のｎチャネルＭＯＳＦＥＴ形成領域にｐ型ウェル
２を形成し、次いで素子分離領域にフィールド酸化膜３
を形成する。次に、ゲート酸化膜４ａを介してゲート電
極４を形成し、ゲート電極４を覆って絶縁膜４ｂを形成
した後、リン等のｎ型不純物をイオン注入してソース領
域５とドレイン領域６とを形成する。全面にチタン膜を
３００Å厚程度に形成し、８００℃程度に加熱してソー
ス領域５とドレイン領域６との表面に選択的にチタンシ
リサイド層８を形成した後、未反応のチタン膜を除去す
る。
基板１のｎチャネルＭＯＳＦＥＴ形成領域にｐ型ウェル
２を形成し、次いで素子分離領域にフィールド酸化膜３
を形成する。次に、ゲート酸化膜４ａを介してゲート電
極４を形成し、ゲート電極４を覆って絶縁膜４ｂを形成
した後、リン等のｎ型不純物をイオン注入してソース領
域５とドレイン領域６とを形成する。全面にチタン膜を
３００Å厚程度に形成し、８００℃程度に加熱してソー
ス領域５とドレイン領域６との表面に選択的にチタンシ
リサイド層８を形成した後、未反応のチタン膜を除去す
る。
【００１２】図３（ｂ）参照 ＣＶＤ法を使用して、全面に二酸化シリコン層間絶縁膜
９を形成し、これをパターニングしてソースコンタクト
窓１０とドレインコンタクト窓１１とを開口する。この
時、ソースコンタクト窓１０はソース領域５とフィール
ド酸化膜３とにまたがるように形成する。なお、コンタ
クト窓を例えばＣＦ4 ＋ＣＨＰ3 ＋Ａｒガスを使用して
なすドライエッチング法を使用して開口する場合には、
二酸化シリコンとチタンシリサイドとの選択比を１０〜
２０倍程度と大きくとることができるので、ソースコン
タクト窓形成領域の厚膜のフィールド酸化膜３をエッチ
ング除去するときのチタンシリサイド層８のオーバーエ
ッチ量は極めて僅かである。
９を形成し、これをパターニングしてソースコンタクト
窓１０とドレインコンタクト窓１１とを開口する。この
時、ソースコンタクト窓１０はソース領域５とフィール
ド酸化膜３とにまたがるように形成する。なお、コンタ
クト窓を例えばＣＦ4 ＋ＣＨＰ3 ＋Ａｒガスを使用して
なすドライエッチング法を使用して開口する場合には、
二酸化シリコンとチタンシリサイドとの選択比を１０〜
２０倍程度と大きくとることができるので、ソースコン
タクト窓形成領域の厚膜のフィールド酸化膜３をエッチ
ング除去するときのチタンシリサイド層８のオーバーエ
ッチ量は極めて僅かである。
【００１３】図４（ａ）参照 ｐ型イオン、例えばボロンイオンをイオン注入してソー
スコンタクト窓１０に露出するｐ型ウェル２にｐ型ウェ
ルコンタクト領域７を形成する。なお、チタンシリサイ
ド層８の厚さが３００Å程度の場合、イオン注入エネル
ギーを２０〜３０ＫｅＶの範囲に選択すれば、ソース領
域５とドレイン領域６とにはボロンイオンは注入されな
い。なお、ｐ型ウェル２の不純物濃度が十分高ければ前
記のボロンイオン注入工程を省略することができる。
スコンタクト窓１０に露出するｐ型ウェル２にｐ型ウェ
ルコンタクト領域７を形成する。なお、チタンシリサイ
ド層８の厚さが３００Å程度の場合、イオン注入エネル
ギーを２０〜３０ＫｅＶの範囲に選択すれば、ソース領
域５とドレイン領域６とにはボロンイオンは注入されな
い。なお、ｐ型ウェル２の不純物濃度が十分高ければ前
記のボロンイオン注入工程を省略することができる。
【００１４】図４（ｂ）参照 スパッタ法を使用して、全面にアルミニウム膜を形成
し、これをパターニングしてソース電極１２とドレイン
電極１３とを形成する。
し、これをパターニングしてソース電極１２とドレイン
電極１３とを形成する。
【００１５】なお、上記実施例においては、金属シリサ
イド層８としてチタンシリサイドの層が記載されている
が、他の金属のシリサイドの層例えば、コバルト・ニッ
ケル・白金等のシリサイドの層でもよい。
イド層８としてチタンシリサイドの層が記載されている
が、他の金属のシリサイドの層例えば、コバルト・ニッ
ケル・白金等のシリサイドの層でもよい。
【００１６】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、ＭＯＳＦＥＴのソース領
域とウェルとを電気的に接続するためにウェルに形成さ
れるウェルコンタクト領域とソース領域とは金属シリサ
イド層をもって相互に接続されない構造となっているた
め、金属シリサイド層形成時の高温熱処理工程において
ソース領域に導入されている不純物とウェルコンタクト
領域に導入されている不純物とが金属シリサイド層を介
して相互に拡散することによって不純物濃度が低下する
ことがないので、微細なウェルコンタクト領域でもって
ソース領域とウェルとを電気的に接続することができる
ようになり、ＬＳＩの高集積化に寄与するところが大き
い。
体装置の製造方法においては、ＭＯＳＦＥＴのソース領
域とウェルとを電気的に接続するためにウェルに形成さ
れるウェルコンタクト領域とソース領域とは金属シリサ
イド層をもって相互に接続されない構造となっているた
め、金属シリサイド層形成時の高温熱処理工程において
ソース領域に導入されている不純物とウェルコンタクト
領域に導入されている不純物とが金属シリサイド層を介
して相互に拡散することによって不純物濃度が低下する
ことがないので、微細なウェルコンタクト領域でもって
ソース領域とウェルとを電気的に接続することができる
ようになり、ＬＳＩの高集積化に寄与するところが大き
い。
【図１】本発明の原理説明図である。
【図２】従来技術に係るＭＯＳＦＥＴの構造図である。
【図３】本発明に係るＭＯＳＦＥＴの製造工程図であ
る。
る。
【図４】本発明に係るＭＯＳＦＥＴの製造工程図であ
る。
る。
【図５】ソース領域とウェルコンタクト領域とに導入さ
れた不純物が相互に拡散する説明図である。
れた不純物が相互に拡散する説明図である。
１ ｎ型シリコン基板 ２ ｐ型ウェル ３ フィールド酸化膜 ４ ゲート電極 ４ａ ゲート酸化膜 ４ｂ 絶縁膜 ５ ソース領域 ６ ドレイン領域 ７ ウェルコンタクト領域 ８ 金属シリサイド層 ９ 絶縁膜 １０ ソースコンタクト窓 １１ ドレインコンタクト窓 １２ ソース電極 １３ ドレイン電極
Claims (1)
- 【請求項１】 フィールド酸化膜（３）によって囲まれ
た一導電型ウェル（２）に反対導電型チャネルのＭＩＳ
電界効果トランジスタを形成し、 該ＭＩＳ電界効果トランジスタのソース領域（５）とド
レイン領域（６）との表面に選択的に金属シリサイド層
（８）を形成し、 絶縁層（９）を形成し、前記ソース領域（５）と前記フ
ィールド酸化膜（３）とにまたがる領域から前記絶縁層
（９）と前記フィールド酸化膜（３）とを除去してソー
スコンタクト窓（１０）を開口し、前記ドレイン領域
（６）の一部領域から前記絶縁層（９）を除去してドレ
インコンタクト窓（１１）を開口し、 前記ソースコンタクト窓（１０）に露出する前記一導電
型ウェル（２）に一導電型不純物を導入してウェルコン
タクト領域（７）を形成し、 前記ソースコンタクト窓（１０）と前記ドレインコンタ
クト窓（１１）とを埋めてソース電極（１２）とドレイ
ン電極（１３）とを形成する工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010980A JPH07221300A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010980A JPH07221300A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221300A true JPH07221300A (ja) | 1995-08-18 |
Family
ID=11765313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010980A Withdrawn JPH07221300A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| KR100324936B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체장치의 패드 |
| KR100772091B1 (ko) * | 2001-06-29 | 2007-11-01 | 주식회사 하이닉스반도체 | 에스램소자의 제조방법 |
-
1994
- 1994-02-02 JP JP6010980A patent/JPH07221300A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| KR100324936B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체장치의 패드 |
| KR100772091B1 (ko) * | 2001-06-29 | 2007-11-01 | 주식회사 하이닉스반도체 | 에스램소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |