JPH0621445A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0621445A JPH0621445A JP4172354A JP17235492A JPH0621445A JP H0621445 A JPH0621445 A JP H0621445A JP 4172354 A JP4172354 A JP 4172354A JP 17235492 A JP17235492 A JP 17235492A JP H0621445 A JPH0621445 A JP H0621445A
- Authority
- JP
- Japan
- Prior art keywords
- region
- diffusion layer
- impurity
- oxide film
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002360 preparation method Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 79
- 238000002955 isolation Methods 0.000 abstract description 26
- 230000015556 catabolic process Effects 0.000 description 39
- 230000005684 electric field Effects 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
(57)【要約】
【目的】 本発明は、均一な高耐圧特性を得ることが可
能な量産性に優れた半導体装置およびその製造方法を提
供することを目的とする。 【構成】 本発明は上記目的を達成するため、ゲート電
極２下に安定した不純物濃度を有するＰ- 拡散層８を形
成する。
能な量産性に優れた半導体装置およびその製造方法を提
供することを目的とする。 【構成】 本発明は上記目的を達成するため、ゲート電
極２下に安定した不純物濃度を有するＰ- 拡散層８を形
成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、高耐圧ＭＯＳ型トランジスタ
を有する半導体装置およびその製造方法に関する。
の製造方法に関し、特に、高耐圧ＭＯＳ型トランジスタ
を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとして、高耐圧
ＭＯＳ型トランジスタが知られている。図９は、従来の
Ｐチャネル高耐圧ＭＯＳ型トランジスタを示した断面構
造図である。図１０は図９に示した高耐圧ＭＯＳ型トラ
ンジスタの平面図である。図９および図１０を参照し
て、従来のＰチャネル高耐圧トランジスタは、Ｎ基板１
と、Ｎ基板１の主表面上の所定領域に形成された素子分
離のための分離酸化膜５ａと、分離酸化膜５ａによって
囲まれた活性領域に所定の間隔を隔てて形成されたソー
ス拡散層（Ｐ+ + 拡散層）４およびドレイン拡散層（Ｐ
+ + 拡散層）３と、分離酸化膜５ａとによってドレイン
領域３を囲むように形成された厚い酸化膜５ｂと、酸化
膜５ｂおよび分離酸化膜５ａの下方にドレイン領域３に
隣接して形成されたＰ+ 拡散層６と、Ｐ+ 拡散層６とソ
ース領域４との間のＮ基板１上と酸化膜５ｂ上にゲート
酸化膜７を介して形成されたゲート電極２とを備えてい
る。
ＭＯＳ型トランジスタが知られている。図９は、従来の
Ｐチャネル高耐圧ＭＯＳ型トランジスタを示した断面構
造図である。図１０は図９に示した高耐圧ＭＯＳ型トラ
ンジスタの平面図である。図９および図１０を参照し
て、従来のＰチャネル高耐圧トランジスタは、Ｎ基板１
と、Ｎ基板１の主表面上の所定領域に形成された素子分
離のための分離酸化膜５ａと、分離酸化膜５ａによって
囲まれた活性領域に所定の間隔を隔てて形成されたソー
ス拡散層（Ｐ+ + 拡散層）４およびドレイン拡散層（Ｐ
+ + 拡散層）３と、分離酸化膜５ａとによってドレイン
領域３を囲むように形成された厚い酸化膜５ｂと、酸化
膜５ｂおよび分離酸化膜５ａの下方にドレイン領域３に
隣接して形成されたＰ+ 拡散層６と、Ｐ+ 拡散層６とソ
ース領域４との間のＮ基板１上と酸化膜５ｂ上にゲート
酸化膜７を介して形成されたゲート電極２とを備えてい
る。
【０００３】図１１ないし図１６は、図９および図１０
に示した従来のＰチャネル高耐圧ＭＯＳ型トランジスタ
の製造プロセスを説明するための断面構造図である。図
９〜図１６を参照して、次に従来のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスについて説明する。
に示した従来のＰチャネル高耐圧ＭＯＳ型トランジスタ
の製造プロセスを説明するための断面構造図である。図
９〜図１６を参照して、次に従来のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスについて説明する。
【０００４】まず、図１１に示すように、Ｎ基板１上に
酸化膜１１および窒化膜１２を形成する。窒化膜１２上
の所定領域にレジスト１３を形成した後、レジスト１３
をマスクとして窒化膜１２をエッチングすることによっ
て窒化膜１２をパターニングする。
酸化膜１１および窒化膜１２を形成する。窒化膜１２上
の所定領域にレジスト１３を形成した後、レジスト１３
をマスクとして窒化膜１２をエッチングすることによっ
て窒化膜１２をパターニングする。
【０００５】次に、図１２に示すように、酸化膜１１お
よびレジスト１３の所定部分を覆うようにレジスト１４
を形成する。レジスト１３およびレジスト１４をマスク
としてＢ+ をイオン注入する。このＢ+ のイオン注入
は、高耐圧トランジスタ以外のＮチャネルトランジスタ
部の分離用拡散層形成のためにも行なわれる。この時点
でレジスト１３および１４を除去する。
よびレジスト１３の所定部分を覆うようにレジスト１４
を形成する。レジスト１３およびレジスト１４をマスク
としてＢ+ をイオン注入する。このＢ+ のイオン注入
は、高耐圧トランジスタ以外のＮチャネルトランジスタ
部の分離用拡散層形成のためにも行なわれる。この時点
でレジスト１３および１４を除去する。
【０００６】次に、図１３に示すように、ＬＯＣＯＳ法
を用いて熱酸化を行なうことによって分離酸化膜５ａお
よび厚い酸化膜５ｂを形成すると同時にＰ+ 拡散層６を
形成する。この後、窒化膜１２および酸化膜１１を除去
する。
を用いて熱酸化を行なうことによって分離酸化膜５ａお
よび厚い酸化膜５ｂを形成すると同時にＰ+ 拡散層６を
形成する。この後、窒化膜１２および酸化膜１１を除去
する。
【０００７】次に、図１４に示すように、全面にゲート
酸化膜７を形成した後ゲート酸化膜７上にポリシリコン
層（図示せず）をＣＶＤ法を用いて形成する。このポリ
シリコン層をパターニングすることによってゲート電極
２を形成する。
酸化膜７を形成した後ゲート酸化膜７上にポリシリコン
層（図示せず）をＣＶＤ法を用いて形成する。このポリ
シリコン層をパターニングすることによってゲート電極
２を形成する。
【０００８】次に、図１５に示すように、ゲート電極
２、分離酸化膜５ａおよび厚い酸化膜５ｂをマスクとし
て、Ｂ+ をＮ基板１にイオン注入する。この後、熱処理
を施すことによって図１６に示すようなＰ+ + 拡散層か
らなるドレイン拡散層３およびソース拡散層４が形成さ
れる。これにより、Ｐチャネル高耐圧ＭＯＳ型トランジ
スタが形成される。
２、分離酸化膜５ａおよび厚い酸化膜５ｂをマスクとし
て、Ｂ+ をＮ基板１にイオン注入する。この後、熱処理
を施すことによって図１６に示すようなＰ+ + 拡散層か
らなるドレイン拡散層３およびソース拡散層４が形成さ
れる。これにより、Ｐチャネル高耐圧ＭＯＳ型トランジ
スタが形成される。
【０００９】このようにして形成されたＰチャネル高耐
圧ＭＯＳ型トランジスタでは、ドレイン拡散層３に高電
圧が印加された場合にも、ドレイン拡散層３の周囲に形
成されたＰ+ 拡散層６によって電界が緩和される。ま
た、ゲート電極２に関しても、ゲート２のドレイン拡散
層３側の端部が厚い酸化膜５ｂ上に乗上げた構造となっ
ているため、電界の緩和が図られる。ここで、上記した
効果を得るためには、ドレイン拡散層３のＰ+ + 拡散層
とその周囲のＰ+ 拡散層６の不純物濃度を、電界を有効
に緩和でき高耐圧を維持できる不純物濃度に制御するこ
とが必要である。
圧ＭＯＳ型トランジスタでは、ドレイン拡散層３に高電
圧が印加された場合にも、ドレイン拡散層３の周囲に形
成されたＰ+ 拡散層６によって電界が緩和される。ま
た、ゲート電極２に関しても、ゲート２のドレイン拡散
層３側の端部が厚い酸化膜５ｂ上に乗上げた構造となっ
ているため、電界の緩和が図られる。ここで、上記した
効果を得るためには、ドレイン拡散層３のＰ+ + 拡散層
とその周囲のＰ+ 拡散層６の不純物濃度を、電界を有効
に緩和でき高耐圧を維持できる不純物濃度に制御するこ
とが必要である。
【００１０】すなわち、ドレイン拡散層３のＰ+ + 拡散
層の不純物濃度が高くなり過ぎると、Ｎ基板１との間で
アバランシェ降伏が発生するという不都合が生じ、Ｐ+
拡散層６の不純物濃度が高いとＮ基板１との間でアバラ
ンシェ降伏が発生しこの一方不純物濃度が低いとソース
拡散層４との間で空乏層が広くなりパンチスルーが発生
するという不都合が生じる。したがって、ドレイン拡散
層３およびＰ+ 拡散層６の不純物濃度は所定の値に正確
に制御する必要がある。
層の不純物濃度が高くなり過ぎると、Ｎ基板１との間で
アバランシェ降伏が発生するという不都合が生じ、Ｐ+
拡散層６の不純物濃度が高いとＮ基板１との間でアバラ
ンシェ降伏が発生しこの一方不純物濃度が低いとソース
拡散層４との間で空乏層が広くなりパンチスルーが発生
するという不都合が生じる。したがって、ドレイン拡散
層３およびＰ+ 拡散層６の不純物濃度は所定の値に正確
に制御する必要がある。
【００１１】
【発明が解決しようとする課題】前述のように、従来の
Ｐチャネル高耐圧ＭＯＳ型トランジスタでは、電界集中
を緩和する効果を得るために、ドレイン領域３およびそ
の周囲のＰ+ 拡散層６の不純物濃度を所定の値に正確に
制御する必要がある。
Ｐチャネル高耐圧ＭＯＳ型トランジスタでは、電界集中
を緩和する効果を得るために、ドレイン領域３およびそ
の周囲のＰ+ 拡散層６の不純物濃度を所定の値に正確に
制御する必要がある。
【００１２】しかしながら、従来のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタでは、分離酸化膜５ａおよび厚い酸
化膜５ｂ形成時の酸化によって、Ｐ+ 拡散層６内のＢイ
オンが吸出などの影響を受けるという不都合があった。
この結果、Ｐ+ 拡散層６の不純物濃度を所定の値に正確
に制御するのは困難であった。これにより、このような
Ｐチャネル高耐圧トランジスタを量産した場合に高耐圧
が維持できないＰチャネル高耐圧ＭＯＳ型トランジスタ
の数が増加してしまうという問題点があった。
ＯＳ型トランジスタでは、分離酸化膜５ａおよび厚い酸
化膜５ｂ形成時の酸化によって、Ｐ+ 拡散層６内のＢイ
オンが吸出などの影響を受けるという不都合があった。
この結果、Ｐ+ 拡散層６の不純物濃度を所定の値に正確
に制御するのは困難であった。これにより、このような
Ｐチャネル高耐圧トランジスタを量産した場合に高耐圧
が維持できないＰチャネル高耐圧ＭＯＳ型トランジスタ
の数が増加してしまうという問題点があった。
【００１３】この発明は、上記のような課題を解決する
ためになされたもので、量産した場合に均一な高耐圧特
性が得られる半導体装置およびその製造方法を提供する
ことを目的とする。
ためになされたもので、量産した場合に均一な高耐圧特
性が得られる半導体装置およびその製造方法を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】請求項１および２におけ
る半導体装置は、主表面を有する第１導電型の半導体基
板と、半導体基板の主表面上の所定領域に所定の間隔を
隔ててチャネル領域を挟むように形成され第１の不純物
濃度を有する第２導電型のソース領域およびドレイン領
域と、チャネル領域上にゲート絶縁膜を介して形成され
たゲート電極と、少なくともドレイン領域とソース領域
との間であってドレイン領域に隣接する領域の半導体基
板の主表面上に形成された所定の厚みを有する絶縁膜
と、その絶縁膜下であってドレイン領域に隣接する領域
に形成され第１の不純物濃度より低い第２の不純物濃度
を有する第２導電型の第１の不純物領域と、少なくとも
ゲート電極の下方であって第１の不純物領域に隣接する
領域に形成され第１の不純物濃度より低い第３の不純物
濃度を有する第２の不純物領域とを備えている。
る半導体装置は、主表面を有する第１導電型の半導体基
板と、半導体基板の主表面上の所定領域に所定の間隔を
隔ててチャネル領域を挟むように形成され第１の不純物
濃度を有する第２導電型のソース領域およびドレイン領
域と、チャネル領域上にゲート絶縁膜を介して形成され
たゲート電極と、少なくともドレイン領域とソース領域
との間であってドレイン領域に隣接する領域の半導体基
板の主表面上に形成された所定の厚みを有する絶縁膜
と、その絶縁膜下であってドレイン領域に隣接する領域
に形成され第１の不純物濃度より低い第２の不純物濃度
を有する第２導電型の第１の不純物領域と、少なくとも
ゲート電極の下方であって第１の不純物領域に隣接する
領域に形成され第１の不純物濃度より低い第３の不純物
濃度を有する第２の不純物領域とを備えている。
【００１５】請求項３における半導体装置の製造方法
は、第１導電型の半導体基板の主表面上の所定領域に第
１の不純物濃度を有する第２導電型の第１の不純物領域
を形成する工程と、第１の不純物領域の表面上に所定の
厚みを有する絶縁膜を形成する工程と、第１の不純物領
域に隣接する領域に第２の不純物濃度を有する第２の不
純物領域を形成する工程と、少なくとも第２の不純物領
域と絶縁膜上の所定領域とにゲート絶縁膜を介してゲー
ト電極を形成する工程と、ゲート電極および絶縁膜をマ
スクとして不純物を導入することによって第１および第
２の不純物濃度より高い第３の不純物濃度を有する第２
導電型の、ソース領域とソース領域から所定の間隔を隔
てた領域であって第１の不純物領域に隣接する領域に位
置するドレイン領域とを形成する工程とを備えている。
は、第１導電型の半導体基板の主表面上の所定領域に第
１の不純物濃度を有する第２導電型の第１の不純物領域
を形成する工程と、第１の不純物領域の表面上に所定の
厚みを有する絶縁膜を形成する工程と、第１の不純物領
域に隣接する領域に第２の不純物濃度を有する第２の不
純物領域を形成する工程と、少なくとも第２の不純物領
域と絶縁膜上の所定領域とにゲート絶縁膜を介してゲー
ト電極を形成する工程と、ゲート電極および絶縁膜をマ
スクとして不純物を導入することによって第１および第
２の不純物濃度より高い第３の不純物濃度を有する第２
導電型の、ソース領域とソース領域から所定の間隔を隔
てた領域であって第１の不純物領域に隣接する領域に位
置するドレイン領域とを形成する工程とを備えている。
【００１６】
【作用】請求項１および２に係る半導体装置では、絶縁
膜下であってドレイン領域に隣接する領域にドレイン領
域の不純物濃度である第１の不純物濃度より低い第２の
不純物濃度を有する第２導電型の第１の不純物領域が形
成され、その第１の不純物領域に隣接する領域に第１の
不純物濃度より低い第３の不純物濃度を有する第２の不
純物領域が形成されるので、第１の不純物領域の不純物
濃度が絶縁膜形成時の酸化によって変動したとしても、
正確に制御された第３の不純物濃度を有する第２の不純
物領域によって電界の緩和が図られる。さらに、この第
２の不純物領域をドレイン領域の下方にも形成すること
によってドレイン領域下部での電界の緩和も図られる。
膜下であってドレイン領域に隣接する領域にドレイン領
域の不純物濃度である第１の不純物濃度より低い第２の
不純物濃度を有する第２導電型の第１の不純物領域が形
成され、その第１の不純物領域に隣接する領域に第１の
不純物濃度より低い第３の不純物濃度を有する第２の不
純物領域が形成されるので、第１の不純物領域の不純物
濃度が絶縁膜形成時の酸化によって変動したとしても、
正確に制御された第３の不純物濃度を有する第２の不純
物領域によって電界の緩和が図られる。さらに、この第
２の不純物領域をドレイン領域の下方にも形成すること
によってドレイン領域下部での電界の緩和も図られる。
【００１７】請求項３に係る半導体装置の製造方法で
は、第１の不純物領域の表面上の所定の厚さを有する絶
縁膜が形成された後に、第１の不純物領域に隣接する第
２の不純物濃度を有する第２の不純物領域が形成される
ので、絶縁膜形成時の酸化によって第１の不純物領域の
不純物濃度が変動したとしても、第２の不純物領域の第
２の不純物濃度は変動されることはない。これにより、
正確に制御された第２の不純物濃度を有する第２の不純
物領域によって有効に電界の緩和が図られる。
は、第１の不純物領域の表面上の所定の厚さを有する絶
縁膜が形成された後に、第１の不純物領域に隣接する第
２の不純物濃度を有する第２の不純物領域が形成される
ので、絶縁膜形成時の酸化によって第１の不純物領域の
不純物濃度が変動したとしても、第２の不純物領域の第
２の不純物濃度は変動されることはない。これにより、
正確に制御された第２の不純物濃度を有する第２の不純
物領域によって有効に電界の緩和が図られる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１９】図１は、本発明の一実施例によるＰチャネ
ル高耐圧ＭＯＳ型トランジスタを示した断面図であり、
図２はその平面図である。図１および図２を参照して、
この第１実施例のＰチャネル高耐圧ＭＯＳ型トランジス
タでは、Ｎ基板１の主表面上の所定領域に素子分離のた
めの分離酸化膜５ａが形成されている。分離酸化膜５ａ
によって囲まれた活性領域には、所定の間隔を隔ててソ
ース拡散層（Ｐ+ + 拡散層）４と、ドレイン拡散層（Ｐ
+ + 拡散層）３とが形成されている。分離酸化膜５ａと
によってドレイン領域３を囲むように厚い酸化膜５ｂが
形成されており、酸化膜５ｂ下および分離酸化膜５ａ下
にはドレイン拡散層３にそれぞれ隣接するようにＰ+ 拡
散層６が形成されている。ソース拡散層４とドレイン拡
散層３との間のＮ基板１および酸化膜５ｂ上にはゲート
酸化膜７を介してゲート電極２が形成されている。ゲー
ト電極２の下方であってＰ+ 拡散層６に隣接する領域に
は所定の不純物濃度を有するＰ- 拡散層８が形成されて
いる。
ル高耐圧ＭＯＳ型トランジスタを示した断面図であり、
図２はその平面図である。図１および図２を参照して、
この第１実施例のＰチャネル高耐圧ＭＯＳ型トランジス
タでは、Ｎ基板１の主表面上の所定領域に素子分離のた
めの分離酸化膜５ａが形成されている。分離酸化膜５ａ
によって囲まれた活性領域には、所定の間隔を隔ててソ
ース拡散層（Ｐ+ + 拡散層）４と、ドレイン拡散層（Ｐ
+ + 拡散層）３とが形成されている。分離酸化膜５ａと
によってドレイン領域３を囲むように厚い酸化膜５ｂが
形成されており、酸化膜５ｂ下および分離酸化膜５ａ下
にはドレイン拡散層３にそれぞれ隣接するようにＰ+ 拡
散層６が形成されている。ソース拡散層４とドレイン拡
散層３との間のＮ基板１および酸化膜５ｂ上にはゲート
酸化膜７を介してゲート電極２が形成されている。ゲー
ト電極２の下方であってＰ+ 拡散層６に隣接する領域に
は所定の不純物濃度を有するＰ- 拡散層８が形成されて
いる。
【００２０】このように、本実施例では、ドレイン拡散
層３に隣接するとともに厚い酸化膜５ｂ下方に形成され
たＰ+ 拡散層６に隣接するように、ゲート電極２下方に
Ｐ-拡散層８を形成する。これにより、後述するように
分離酸化膜５ａおよび厚い酸化膜５ｂの形成時の酸化処
理によってＰ+ 拡散層６の不純物濃度が変動したとして
も、その酸化処理工程後に形成されるＰ- 拡散層８の不
純物濃度は変動しない。したがって、本実施例ではＰ-
拡散層８の不純物濃度を所定の値に正確に制御すること
ができ、このＰ- 拡散層８によって電界の緩和が行なわ
れる。この結果、このようなＰチャネル高耐圧ＭＯＳ型
トランジスタを量産した場合にも、均一な高耐圧特性を
得ることができ、量産性に優れた高耐圧ＭＯＳ型トラン
ジスタを提供することができる。
層３に隣接するとともに厚い酸化膜５ｂ下方に形成され
たＰ+ 拡散層６に隣接するように、ゲート電極２下方に
Ｐ-拡散層８を形成する。これにより、後述するように
分離酸化膜５ａおよび厚い酸化膜５ｂの形成時の酸化処
理によってＰ+ 拡散層６の不純物濃度が変動したとして
も、その酸化処理工程後に形成されるＰ- 拡散層８の不
純物濃度は変動しない。したがって、本実施例ではＰ-
拡散層８の不純物濃度を所定の値に正確に制御すること
ができ、このＰ- 拡散層８によって電界の緩和が行なわ
れる。この結果、このようなＰチャネル高耐圧ＭＯＳ型
トランジスタを量産した場合にも、均一な高耐圧特性を
得ることができ、量産性に優れた高耐圧ＭＯＳ型トラン
ジスタを提供することができる。
【００２１】図３〜図５は、図１に示した第１実施例の
Ｐチャネル高耐圧ＭＯＳ型トランジスタの製造プロセス
を説明するための断面構造図である。図１〜図５を参照
して、次に第１実施例の高耐圧トランジスタの製造プロ
セスについて説明する。
Ｐチャネル高耐圧ＭＯＳ型トランジスタの製造プロセス
を説明するための断面構造図である。図１〜図５を参照
して、次に第１実施例の高耐圧トランジスタの製造プロ
セスについて説明する。
【００２２】まず、図３に示すように、分離酸化膜５ａ
および厚い酸化膜５ｂならびにＰ+拡散層６を形成する
までの工程は図１１〜図１３に示した従来の製造プロセ
スと同様である。この後、Ｎ基板１上の所定領域にレジ
スト１５を形成する。レジスト１５をマスクとしてＢ+
をイオン注入する。この後、レジスト１５を除去する。
および厚い酸化膜５ｂならびにＰ+拡散層６を形成する
までの工程は図１１〜図１３に示した従来の製造プロセ
スと同様である。この後、Ｎ基板１上の所定領域にレジ
スト１５を形成する。レジスト１５をマスクとしてＢ+
をイオン注入する。この後、レジスト１５を除去する。
【００２３】次に、図４に示すように、全面にゲート酸
化膜７を形成した後、ゲート酸化膜７上にポリシリコン
層（図示せず）をＣＶＤ法を用いて形成する。このポリ
シリコン層をパターニングすることによってゲート電極
２を形成する。ゲート電極２および分離酸化膜５ａなら
びに厚い酸化膜５ｂをマスクとしてＢ+ をＮ基板１にイ
オン注入する。この後、熱処理を施すことによって図５
に示すようなドレイン拡散層３、ソース拡散層４および
Ｐ- 拡散層８が形成される。Ｐ- 拡散層８は、分離酸化
膜５ａおよび厚い酸化膜５ｂの形成後に、Ｂ+ をイオン
注入することによって形成されるため、分離酸化膜５ａ
および厚い酸化膜５ｂの形成時の酸化処理によってその
不純物濃度が変動することがない。これにより、不純物
濃度が正確に制御されたＰ- 拡散層８を形成することが
できる。そして、このＰ- 拡散層８によって電界の緩和
が行なわれる。この結果、分離酸化膜５ａおよび厚い酸
化膜５ｂの形成時の酸化によってＰ+ 拡散層６の不純物
濃度が変動したとしても、その変動によってアバランシ
ェ降伏やパンチスルーが発生するのを有効に防止するこ
とができる。
化膜７を形成した後、ゲート酸化膜７上にポリシリコン
層（図示せず）をＣＶＤ法を用いて形成する。このポリ
シリコン層をパターニングすることによってゲート電極
２を形成する。ゲート電極２および分離酸化膜５ａなら
びに厚い酸化膜５ｂをマスクとしてＢ+ をＮ基板１にイ
オン注入する。この後、熱処理を施すことによって図５
に示すようなドレイン拡散層３、ソース拡散層４および
Ｐ- 拡散層８が形成される。Ｐ- 拡散層８は、分離酸化
膜５ａおよび厚い酸化膜５ｂの形成後に、Ｂ+ をイオン
注入することによって形成されるため、分離酸化膜５ａ
および厚い酸化膜５ｂの形成時の酸化処理によってその
不純物濃度が変動することがない。これにより、不純物
濃度が正確に制御されたＰ- 拡散層８を形成することが
できる。そして、このＰ- 拡散層８によって電界の緩和
が行なわれる。この結果、分離酸化膜５ａおよび厚い酸
化膜５ｂの形成時の酸化によってＰ+ 拡散層６の不純物
濃度が変動したとしても、その変動によってアバランシ
ェ降伏やパンチスルーが発生するのを有効に防止するこ
とができる。
【００２４】図６〜図８は、本発明の第２実施例による
Ｐチャネル高耐圧ＭＯＳ型トランジスタの製造プロセス
を説明するための断面構造図である。まず、図８を参照
して、この第２実施例の高耐圧ＭＯＳ型トランジスタで
は、図１に示した第１実施例と異なり、ドレイン拡散層
３の下部にもＰ- 拡散層８が形成されている。このよう
に構成することによって、ドレイン拡散層３の下部での
電界の緩和をも行なうことができる。
Ｐチャネル高耐圧ＭＯＳ型トランジスタの製造プロセス
を説明するための断面構造図である。まず、図８を参照
して、この第２実施例の高耐圧ＭＯＳ型トランジスタで
は、図１に示した第１実施例と異なり、ドレイン拡散層
３の下部にもＰ- 拡散層８が形成されている。このよう
に構成することによって、ドレイン拡散層３の下部での
電界の緩和をも行なうことができる。
【００２５】この第２実施例の高耐圧ＭＯＳ型トランジ
スタの製造プロセスとしては、図６に示すように、Ｎ基
板１上に厚い酸化膜５ｂ上およびその左右上に開口を有
するレジスト１６を形成する。レジスト１６および厚い
酸化膜５ｂをマスクとしてＰ + をＮ基板１にイオン注入
する。すなわち、最終的にドレイン拡散層３が形成され
る領域にもこの段階でＢ+ をイオン注入する。この後、
レジスト１６を除去する。
スタの製造プロセスとしては、図６に示すように、Ｎ基
板１上に厚い酸化膜５ｂ上およびその左右上に開口を有
するレジスト１６を形成する。レジスト１６および厚い
酸化膜５ｂをマスクとしてＰ + をＮ基板１にイオン注入
する。すなわち、最終的にドレイン拡散層３が形成され
る領域にもこの段階でＢ+ をイオン注入する。この後、
レジスト１６を除去する。
【００２６】次に、図７に示すように全面にゲート酸化
膜７を形成した後ＣＶＤ法を用いてゲート酸化膜７上に
ポリシリコン層（図示せず）を形成する。このポリシリ
コン層をパターニングすることによってゲート電極２を
形成する。ゲート電極２、分離酸化膜５ａおよび厚い酸
化膜５ｂをマスクとしてＢ+ をＮ基板１にイオン注入す
る。このイオン注入は、ドレイン拡散層３およびソース
拡散層４を形成するためのイオン注入である。この後、
熱処理を施すことによって、図８に示すようなソース拡
散層４、ドレイン拡散層３、ドレイン拡散層３下のＰ-
拡散層８およびゲート電極２下のＰ- 拡散層８が形成さ
れる。
膜７を形成した後ＣＶＤ法を用いてゲート酸化膜７上に
ポリシリコン層（図示せず）を形成する。このポリシリ
コン層をパターニングすることによってゲート電極２を
形成する。ゲート電極２、分離酸化膜５ａおよび厚い酸
化膜５ｂをマスクとしてＢ+ をＮ基板１にイオン注入す
る。このイオン注入は、ドレイン拡散層３およびソース
拡散層４を形成するためのイオン注入である。この後、
熱処理を施すことによって、図８に示すようなソース拡
散層４、ドレイン拡散層３、ドレイン拡散層３下のＰ-
拡散層８およびゲート電極２下のＰ- 拡散層８が形成さ
れる。
【００２７】
【発明の効果】請求項１および２に係る発明によれば、
ドレイン領域に隣接する領域の絶縁膜下であってドレイ
ン領域に隣接する領域に第１の不純物領域を形成し、そ
の第１の不純物領域に隣接する領域であってゲート電極
の下方にドレイン領域の不純物濃度である第１の不純物
濃度より低い第３の不純物濃度を有する第２の不純物領
域を形成することによって、この第２の不純物領域によ
って電界の緩和が図られるとともに、この第２の不純物
領域は上記した絶縁膜形成時の酸化処理によって第１の
不純物領域の不純物濃度が変動する場合にもその不純物
濃度は変動することがないので、第２の不純物領域の不
純物濃度を所定の値に正確に制御することができる。こ
の結果、均一な高耐圧特性を得ることができる。さら
に、第２の不純物領域をドレイン領域下部にも形成する
ことによってドレイン領域下部での電界の緩和をも図る
ことができる。
ドレイン領域に隣接する領域の絶縁膜下であってドレイ
ン領域に隣接する領域に第１の不純物領域を形成し、そ
の第１の不純物領域に隣接する領域であってゲート電極
の下方にドレイン領域の不純物濃度である第１の不純物
濃度より低い第３の不純物濃度を有する第２の不純物領
域を形成することによって、この第２の不純物領域によ
って電界の緩和が図られるとともに、この第２の不純物
領域は上記した絶縁膜形成時の酸化処理によって第１の
不純物領域の不純物濃度が変動する場合にもその不純物
濃度は変動することがないので、第２の不純物領域の不
純物濃度を所定の値に正確に制御することができる。こ
の結果、均一な高耐圧特性を得ることができる。さら
に、第２の不純物領域をドレイン領域下部にも形成する
ことによってドレイン領域下部での電界の緩和をも図る
ことができる。
【００２８】請求項３に係る発明によれば、第１の不純
物領域の表面上に所定の厚みを有する絶縁膜を形成した
後に、第１の不純物領域に隣接する領域に第２の不純物
領域を形成することによって、絶縁膜形成時の酸化処理
によって第１の不純物領域の不純物濃度が変動する場合
にも第２の不純物領域の不純物濃度は変動することがな
く所定の値に正確に制御することができる。これによ
り、この第２の不純物領域を用いて電界の緩和を有効に
行なうことができるとともに、量産性に優れた半導体装
置を得ることができる。
物領域の表面上に所定の厚みを有する絶縁膜を形成した
後に、第１の不純物領域に隣接する領域に第２の不純物
領域を形成することによって、絶縁膜形成時の酸化処理
によって第１の不純物領域の不純物濃度が変動する場合
にも第２の不純物領域の不純物濃度は変動することがな
く所定の値に正確に制御することができる。これによ
り、この第２の不純物領域を用いて電界の緩和を有効に
行なうことができるとともに、量産性に優れた半導体装
置を得ることができる。
【図１】本発明の一実施例によるＰチャネル高耐圧ＭＯ
Ｓ型トランジスタを示した断面図である。
Ｓ型トランジスタを示した断面図である。
【図２】図１に示したＰチャネル高耐圧ＭＯＳ型トラン
ジスタの平面図である。
ジスタの平面図である。
【図３】図１に示した第１実施例のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第１工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第１工程を説明す
るための断面図である。
【図４】図１に示した第１実施例のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第２工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第２工程を説明す
るための断面図である。
【図５】図１に示した第１実施例のＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第３工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第３工程を説明す
るための断面図である。
【図６】本発明の第２実施例によるＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第１工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第１工程を説明す
るための断面図である。
【図７】本発明の第２実施例によるＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第２工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第２工程を説明す
るための断面図である。
【図８】本発明の第２実施例によるＰチャネル高耐圧Ｍ
ＯＳ型トランジスタの製造プロセスの第３工程を説明す
るための断面図である。
ＯＳ型トランジスタの製造プロセスの第３工程を説明す
るための断面図である。
【図９】従来のＰチャネル高耐圧ＭＯＳ型トランジスタ
を示した断面図である。
を示した断面図である。
【図１０】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの平面図である。
型トランジスタの平面図である。
【図１１】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
【図１２】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
【図１３】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
【図１４】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
【図１５】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
【図１６】図９に示した従来のＰチャネル高耐圧ＭＯＳ
型トランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
型トランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
１：Ｎ基板 ２：ゲート電極 ３：ドレイン拡散層 ４：ソース拡散層 ５ａ：分離酸化膜 ５ｂ：酸化膜 ６：ドレイン外周Ｐ+ 拡散層 ７：ゲート酸化膜 ８：ゲート下部Ｐ- 拡散層 なお、各図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面上の所定領域に所定の間隔を隔
ててチャネル領域を挟むように形成され、第１の不純物
濃度を有する第２導電型のソース領域およびドレイン領
域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 少なくとも前記ドレイン領域とソース領域との間であっ
て前記ドレイン領域に隣接する領域の前記半導体基板の
主表面上に形成された所定の厚みを有する絶縁膜と、 前記絶縁膜下であって前記ドレイン領域に隣接する領域
に形成され、前記第１の不純物濃度より低い第２の不純
物濃度を有する第２導電型の第１の不純物領域と、 少なくとも前記ゲート電極の下方であって前記第１の不
純物領域に隣接する領域に形成され、前記第１の不純物
濃度より低い第３の不純物濃度を有する第２の不純物領
域とを備えた、半導体装置。 - 【請求項２】 前記第３の不純物領域は、さらに前記ド
レイン領域の下方に前記ドレイン領域と接して形成され
ている、請求項１に記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板の主表面上の所
定領域に第１の不純物濃度を有する第２導電型の第１の
不純物領域を形成する工程と、 前記第１の不純物領域の表面上に所定の厚みを有する絶
縁膜を有する工程と、 前記第１の不純物領域に隣接する領域に第２の不純物濃
度を有する第２の不純物領域を形成する工程と、 少なくとも前記第２の不純物領域上と前記絶縁膜上の所
定領域とにゲート絶縁膜を介してゲート電極を形成する
工程と、 前記ゲート電極および前記絶縁膜をマスクとして不純物
を導入することによっって、前記第１および第２の不純
物濃度より高い第３の不純物濃度を有する第２導電型の
ソース領域と前記ソース領域から所定の間隔を隔てた領
域であって前記第１の不純物領域に隣接する領域に位置
するドレイン領域とを形成する工程とを備えた、半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172354A JPH0621445A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172354A JPH0621445A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621445A true JPH0621445A (ja) | 1994-01-28 |
Family
ID=15940349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172354A Withdrawn JPH0621445A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621445A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676801A3 (en) * | 1994-04-08 | 1996-10-16 | Texas Instruments Inc | Lateral DMOS device with extended drain resurf. |
| US5773860A (en) * | 1996-09-13 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including MOS capacitance |
| WO1998057379A1 (en) * | 1997-06-10 | 1998-12-17 | Spectrian | Lateral diffused mos transistor with trench source contact |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| US7476947B2 (en) | 2005-03-02 | 2009-01-13 | Ricoh Company, Ltd | Semiconductor device and method of manufacturing the same |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-06-30 JP JP4172354A patent/JPH0621445A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676801A3 (en) * | 1994-04-08 | 1996-10-16 | Texas Instruments Inc | Lateral DMOS device with extended drain resurf. |
| US5773860A (en) * | 1996-09-13 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including MOS capacitance |
| US5956593A (en) * | 1996-09-13 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an MOS capacitance |
| WO1998057379A1 (en) * | 1997-06-10 | 1998-12-17 | Spectrian | Lateral diffused mos transistor with trench source contact |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4677166B2 (ja) * | 2002-06-27 | 2011-04-27 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| US7476947B2 (en) | 2005-03-02 | 2009-01-13 | Ricoh Company, Ltd | Semiconductor device and method of manufacturing the same |
| US7871867B2 (en) | 2005-03-02 | 2011-01-18 | Ricoh Company, Ltd. | Semiconductor device and method of manufacturing the same |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| JP2009267211A (ja) * | 2008-04-28 | 2009-11-12 | Panasonic Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| JP2001352057A (ja) | 半導体装置、およびその製造方法 | |
| JPH08213479A (ja) | Ｍｉｓトランジスタおよび半導体装置の製造方法 | |
| US4818719A (en) | Method of manufacturing an integrated CMOS of ordinary logic circuit and of high voltage MOS circuit | |
| JP2836515B2 (ja) | 半導体装置の製造方法 | |
| JPH0621445A (ja) | 半導体装置およびその製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JP2673384B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPH08288504A (ja) | 半導体装置の製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH0349236A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0377377A (ja) | 半導体装置の製造方法 | |
| JPH07321303A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| KR19990058453A (ko) | 고전압 반도체 소자 및 그의 제조방법 | |
| KR0155301B1 (ko) | 중첩구조를 구비한 모스 전계효과 트랜지스터의 제조방법 | |
| JPH0458562A (ja) | Ｍｏｓ型トランジスタ及びその製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06216379A (ja) | 半導体装置及びその製造方法 | |
| JPH0722624A (ja) | 半導体素子およびその製造方法 | |
| JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 | |
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |