JPS62120068A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62120068A JPS62120068A JP60260414A JP26041485A JPS62120068A JP S62120068 A JPS62120068 A JP S62120068A JP 60260414 A JP60260414 A JP 60260414A JP 26041485 A JP26041485 A JP 26041485A JP S62120068 A JPS62120068 A JP S62120068A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- transistor
- substrate
- forming
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（イ）産業上の利用分野
本発明は、半導体素子の製造方法、半導体基板に溝部を
形成し、その溝部の側面をチャンネル部とする電界効果
型トランジスタの製造方法に関する。 （ロ）従来の技術 一般に、１）ランジスタのダイナミック型ＲＡＭセルは
、１つのＭＯＳ）ランジスタと、このトランジスタに直
列に結合されたメモリ容量と、１つのアドレスツインと
、１つのデジットラインから構成されるため、高密度が
可能である。 最近、メモリの大容量化に伴い、メモリ容量を小型化す
る沈めにトレンチａ１Ｍの半導体メモリセルが実現され
た。斯るトレンチ構造の半導体メモリセルは第３図に示
す如く、半導体基板（２１）に溝部−を設け、溝部＠内
に紛＆膜瞥を介してポリシリコンＩ＃Ｊ：り収るプレー
ト電＆２４１を設け、溝部（ロ）に隣接して絶縁＠（四
上にポリシリコン層より成るゲート’、ｚ・（ハ）とソ
ース頚域勾１とを形成している。従ってメモリ容置なプ
レート電極例と溝部器側面に形成されｔ反転１；ＨＩ２
７１とで形成され、トランジスタは反転層−ゲート電極
−およびソース領域−とで形成されている。斯るメモリ
セルではメモリ容量を基板圓内に形成され定溝部（社）
を用いることによりその占有面積を大巾に減少させて高
密度化を図っている。なおこのメモリセルは特開昭５９
−１０３３７１９（ａｏＩＬ２７／１０ ）に示されて
いる。 （／ウ 発明が解決しようとする問題点斯上しｔトレ
ンチ構造を有する半導体メモリセルではメモリ容量の占
有面積を大巾に減少させるこごはできるが、トランジス
タはゲート１株蓼四の下面にある基板圓を表面をチャン
ネル部としているｔめ占有面積分あまり減少させること
にできない口 四 問題点を解決する九めの手段 本発明は斯上した難点に鑑みてなされｔものにして、半
導体基板［ＭＯＳ）ランジスタ部および素子分離部用の
溝を夫々形成し１ＭＯ８）ランジスタ邪を構成する溝部
の底部およびこの溝部周辺の基板表面に、ソース・ドレ
イン領域をイオン注入により形成し、多結晶シリコンか
らなるゲート電極および配線電極を溝の中に埋め込み、
ＭＯＳトランジスタを形成すると共に、多結晶シリコン
が埋め込まれた溝部からなる米子分離領域を形成するも
のである。 （ホ）作 用 本発明に依れば、基板に形成しｔ溝の側面ＫＭイオン注
入により浅い拡散の不純物領域が形成されるので、チャ
ンネル幅が大きくとることができる。まｔ１同時に形成
しｔ素子分離溝にエフ、寄生ＭＱＥＩ）ランジスタの発
生が抑制される。 （へ）実施例 本発明の一実施例を第１図（イ）乃至第１図（ト）を参
照して説明する。 まず、第１図（ｆ）（ロ）に示す如く、−導電型の半導
体基板
形成し、その溝部の側面をチャンネル部とする電界効果
型トランジスタの製造方法に関する。 （ロ）従来の技術 一般に、１）ランジスタのダイナミック型ＲＡＭセルは
、１つのＭＯＳ）ランジスタと、このトランジスタに直
列に結合されたメモリ容量と、１つのアドレスツインと
、１つのデジットラインから構成されるため、高密度が
可能である。 最近、メモリの大容量化に伴い、メモリ容量を小型化す
る沈めにトレンチａ１Ｍの半導体メモリセルが実現され
た。斯るトレンチ構造の半導体メモリセルは第３図に示
す如く、半導体基板（２１）に溝部−を設け、溝部＠内
に紛＆膜瞥を介してポリシリコンＩ＃Ｊ：り収るプレー
ト電＆２４１を設け、溝部（ロ）に隣接して絶縁＠（四
上にポリシリコン層より成るゲート’、ｚ・（ハ）とソ
ース頚域勾１とを形成している。従ってメモリ容置なプ
レート電極例と溝部器側面に形成されｔ反転１；ＨＩ２
７１とで形成され、トランジスタは反転層−ゲート電極
−およびソース領域−とで形成されている。斯るメモリ
セルではメモリ容量を基板圓内に形成され定溝部（社）
を用いることによりその占有面積を大巾に減少させて高
密度化を図っている。なおこのメモリセルは特開昭５９
−１０３３７１９（ａｏＩＬ２７／１０ ）に示されて
いる。 （／ウ 発明が解決しようとする問題点斯上しｔトレ
ンチ構造を有する半導体メモリセルではメモリ容量の占
有面積を大巾に減少させるこごはできるが、トランジス
タはゲート１株蓼四の下面にある基板圓を表面をチャン
ネル部としているｔめ占有面積分あまり減少させること
にできない口 四 問題点を解決する九めの手段 本発明は斯上した難点に鑑みてなされｔものにして、半
導体基板［ＭＯＳ）ランジスタ部および素子分離部用の
溝を夫々形成し１ＭＯ８）ランジスタ邪を構成する溝部
の底部およびこの溝部周辺の基板表面に、ソース・ドレ
イン領域をイオン注入により形成し、多結晶シリコンか
らなるゲート電極および配線電極を溝の中に埋め込み、
ＭＯＳトランジスタを形成すると共に、多結晶シリコン
が埋め込まれた溝部からなる米子分離領域を形成するも
のである。 （ホ）作 用 本発明に依れば、基板に形成しｔ溝の側面ＫＭイオン注
入により浅い拡散の不純物領域が形成されるので、チャ
ンネル幅が大きくとることができる。まｔ１同時に形成
しｔ素子分離溝にエフ、寄生ＭＱＥＩ）ランジスタの発
生が抑制される。 （へ）実施例 本発明の一実施例を第１図（イ）乃至第１図（ト）を参
照して説明する。 まず、第１図（ｆ）（ロ）に示す如く、−導電型の半導
体基板
【１】に溝部Ｆ２１を形成する。本工程では、Ｐ
型のシリコン半導体基板＋１１２ｉ面を５００ＯＡ厚の
シリコン酸化膜（３］を熱酸化にエフ形成し、レジスト
０９を塗布し、所定の溝部（２）を形成する基板１１３
麦面を露出させるが（第１図（イ）参照）。この溝部（
２］の幅は１．０μｍとする。その後、反応性イオンエ
ツチング（Ｒ工ＦＸ）により基板（１）表面を異方性エ
ツチングして２μｍ（Ｄ深さの溝部（２）ヲ形成してい
る。 次に、第１図（ロ）に示す如く、酸化膜（３１を除去し
ｔ後、５００Ａ厚の熱酸化膜（３１）を形成しｔ後、素
子分離領域用の溝部Ｑα）底部および溝部（２］の周辺
部にボロンをイオン注入して不純物濃度を高くシ比Ｐ十
型領域（４）を形成する。本工程では、ＭＯＳ）う彦ｐ ２ａＸ）［一部およびその周辺にボロン（Ｂ）を３Ｑｋ
ｅｖ ｓ ｌＸｌ０Ｉ”丁２でイオン注入する。 基板（１）表面にソース・ドレイン領域となるＮ型の不
純物領域（６）の拡散層を形成する。 舒 本工程では、素子分離領域を形成する溝（２）を被覆す
る工うに、レジスト（イ）でパターニングした後。 Ａｓ）を１００ Ｋｅｖ ５ＸＩＱ”６ｔ２イオン注入
して。 ソース・ドレイン領域となるＮ型の不純物領域を形成す
る。 その９、第１■（ロ）に示すように、レジスト（至）を
除去後、リン（Ｉ’１ ｋドープしｅ３０００Ａ厚の多
結晶シリコンｌ’９ ｉｌ＋を形成する。 本工程ではＬＰＣ！’７Ｄ法を採用しているので基板ｆ
ｉ＋表面だけでなく溝部（２ａ）（２ｂ）側面までまわ
り込んで、多結晶シリコンＮｊ［８１が堆積し、均一な
多結晶シリコン層（６１が形成さｎる。そして、ＭＯＳ
）ランジスタ領域のみにレジストパターンａ９をＦ［す
る。 然る後、第１図（ホ）に示すように、 ＲＤＩｌｉ決に
よるエツチングで多結晶シリコン層（６）を選択的に除
去２ｔ＋）の底の８１０２膜を除去する。 次に、第１図（へ）に示すように、レジス）ｆｌＧを除
去後、多結晶シリコン層（６）の表面を１００ＯＡ酸化
させる。更に、ＲＩＦＸ法により、トランジスタの不す
コン（６１ヲエツチングで除去しｔ後・第１図（ト）に
示すように、す／（巧をドープし７ｔＢ１０２Ｉｌ＃１
９１を４０００Ａ形吸する。その後、トランジスタ部の
電極取出し用のコンタクトパターンを形成し、飽極配保
用Ａｔパターン１１０１全形戎する。 第２因は、このようｔＣＣ吸収ｔトランジスタの平面図
である。上記コンタクトパターンは断面図とに異なった
位置に十分な余裕を持比して形成できる。 以上の：うに形成しｆｃＭＯＥ＋）ランジスタは。 ン層（６）がゲート部となり１溝の匠しｔ瀉の僅にめゐ
△ △ 不純物領域（５１がソース・ドレイン領域となる。また
、イオン注入により不純物領域＋５１１を形成している
ので、不純物濃度の高い不純物領域（５１が基板Ｆ１］
に浅く拡散され形成できる。従ってチャンネル幅さを深
くすることでチャンネル幅を長くでき、その制御も容易
である。 更に、と（ｉりＭＯ８）ランジスタの形成と同時に。 このトランジスタを取囲むように素子分離用溝部が形成
され、寄生ＭＯ８）ランジスタの発生が抑えられる。 （ト）発明の詳細 な説明したように、半導体基板中に形成した音？ 溝の側面に形成されるＭＯ９）ランジスタと、こへ のトランジスタを取り囲むように形成される素子分離溝
とが、同時に形成することができるため、寄生ＭＯ８）
ランジスタの発生を抑制した半導体素子が容易に採用で
きる。 １ｆＦ−・未発明によれば、基板に形成しｔヤ側集積化
による面積の増加が抑えられる。
型のシリコン半導体基板＋１１２ｉ面を５００ＯＡ厚の
シリコン酸化膜（３］を熱酸化にエフ形成し、レジスト
０９を塗布し、所定の溝部（２）を形成する基板１１３
麦面を露出させるが（第１図（イ）参照）。この溝部（
２］の幅は１．０μｍとする。その後、反応性イオンエ
ツチング（Ｒ工ＦＸ）により基板（１）表面を異方性エ
ツチングして２μｍ（Ｄ深さの溝部（２）ヲ形成してい
る。 次に、第１図（ロ）に示す如く、酸化膜（３１を除去し
ｔ後、５００Ａ厚の熱酸化膜（３１）を形成しｔ後、素
子分離領域用の溝部Ｑα）底部および溝部（２］の周辺
部にボロンをイオン注入して不純物濃度を高くシ比Ｐ十
型領域（４）を形成する。本工程では、ＭＯＳ）う彦ｐ ２ａＸ）［一部およびその周辺にボロン（Ｂ）を３Ｑｋ
ｅｖ ｓ ｌＸｌ０Ｉ”丁２でイオン注入する。 基板（１）表面にソース・ドレイン領域となるＮ型の不
純物領域（６）の拡散層を形成する。 舒 本工程では、素子分離領域を形成する溝（２）を被覆す
る工うに、レジスト（イ）でパターニングした後。 Ａｓ）を１００ Ｋｅｖ ５ＸＩＱ”６ｔ２イオン注入
して。 ソース・ドレイン領域となるＮ型の不純物領域を形成す
る。 その９、第１■（ロ）に示すように、レジスト（至）を
除去後、リン（Ｉ’１ ｋドープしｅ３０００Ａ厚の多
結晶シリコンｌ’９ ｉｌ＋を形成する。 本工程ではＬＰＣ！’７Ｄ法を採用しているので基板ｆ
ｉ＋表面だけでなく溝部（２ａ）（２ｂ）側面までまわ
り込んで、多結晶シリコンＮｊ［８１が堆積し、均一な
多結晶シリコン層（６１が形成さｎる。そして、ＭＯＳ
）ランジスタ領域のみにレジストパターンａ９をＦ［す
る。 然る後、第１図（ホ）に示すように、 ＲＤＩｌｉ決に
よるエツチングで多結晶シリコン層（６）を選択的に除
去２ｔ＋）の底の８１０２膜を除去する。 次に、第１図（へ）に示すように、レジス）ｆｌＧを除
去後、多結晶シリコン層（６）の表面を１００ＯＡ酸化
させる。更に、ＲＩＦＸ法により、トランジスタの不す
コン（６１ヲエツチングで除去しｔ後・第１図（ト）に
示すように、す／（巧をドープし７ｔＢ１０２Ｉｌ＃１
９１を４０００Ａ形吸する。その後、トランジスタ部の
電極取出し用のコンタクトパターンを形成し、飽極配保
用Ａｔパターン１１０１全形戎する。 第２因は、このようｔＣＣ吸収ｔトランジスタの平面図
である。上記コンタクトパターンは断面図とに異なった
位置に十分な余裕を持比して形成できる。 以上の：うに形成しｆｃＭＯＥ＋）ランジスタは。 ン層（６）がゲート部となり１溝の匠しｔ瀉の僅にめゐ
△ △ 不純物領域（５１がソース・ドレイン領域となる。また
、イオン注入により不純物領域＋５１１を形成している
ので、不純物濃度の高い不純物領域（５１が基板Ｆ１］
に浅く拡散され形成できる。従ってチャンネル幅さを深
くすることでチャンネル幅を長くでき、その制御も容易
である。 更に、と（ｉりＭＯ８）ランジスタの形成と同時に。 このトランジスタを取囲むように素子分離用溝部が形成
され、寄生ＭＯ８）ランジスタの発生が抑えられる。 （ト）発明の詳細 な説明したように、半導体基板中に形成した音？ 溝の側面に形成されるＭＯ９）ランジスタと、こへ のトランジスタを取り囲むように形成される素子分離溝
とが、同時に形成することができるため、寄生ＭＯ８）
ランジスタの発生を抑制した半導体素子が容易に採用で
きる。 １ｆＦ−・未発明によれば、基板に形成しｔヤ側集積化
による面積の増加が抑えられる。
第１図（イ）が乃至第１図（ト）は未発明による半導体
素子の製造方法を説明する断面図、第２図は未発明によ
る半導体素子を示す平面図、第３図は従来ｆｉ＋・・・
Ｐ型の半導体基板、（２）、（２ａ） 、（２１））−
・溝、［３）八 、ｅｌｌ＋・・・酸化膜、＋５１−・不純物領域、＋６
１ ・・・多結晶シリコン、 ＋８１−、電＆ｉ（多結
晶シリコン）。
素子の製造方法を説明する断面図、第２図は未発明によ
る半導体素子を示す平面図、第３図は従来ｆｉ＋・・・
Ｐ型の半導体基板、（２）、（２ａ） 、（２１））−
・溝、［３）八 、ｅｌｌ＋・・・酸化膜、＋５１−・不純物領域、＋６
１ ・・・多結晶シリコン、 ＋８１−、電＆ｉ（多結
晶シリコン）。
Claims (1)
- （１）一導電型の半導体基板に複数の溝部を形成する工
程と、前記溝部のうち分離領域を構成する溝部の少なく
とも底部に一導電型の不純物をイオン注入して不純物濃
度を高くする工程と、前記分離領域に取り囲むように形
成された溝部の底部とこの溝部周辺の基板表面に逆導電
型の不純物をイオン注入して不純物領域を形成する工程
と、前記溝部の側面を含み前記基板表面に多結晶シリコ
ン層を形成する工程と、前記基板表面の多結晶シリコン
層を選択的に除去した後、基板表面上に酸化膜を形成す
る工程と、前記多結晶シリコン層表面に酸化膜を形成す
る工程と、前記溝部内に電極層を埋め込むと共に前記溝
部の底部に形成した逆導電型不純物領域から電極取り出
しを行なう工程とを具備することを特徴とする半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260414A JPS62120068A (ja) | 1985-11-20 | 1985-11-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260414A JPS62120068A (ja) | 1985-11-20 | 1985-11-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120068A true JPS62120068A (ja) | 1987-06-01 |
Family
ID=17347597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260414A Pending JPS62120068A (ja) | 1985-11-20 | 1985-11-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120068A (ja) |
-
1985
- 1985-11-20 JP JP60260414A patent/JPS62120068A/ja active Pending
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