JPS5947465B2 - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

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JPS5947465B2
JPS5947465B2 JP56181756A JP18175681A JPS5947465B2 JP S5947465 B2 JPS5947465 B2 JP S5947465B2 JP 56181756 A JP56181756 A JP 56181756A JP 18175681 A JP18175681 A JP 18175681A JP S5947465 B2 JPS5947465 B2 JP S5947465B2
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Description

【発明の詳細な説明】 本発明は半導体本体を具え、該本体の表面に形成され各
々が電荷の形態の情報を荷電するコンデンサを含むメモ
リ素子のマトリツクスと、前記コンデンサに結合され転
送ゲートを含む絶縁ゲート電界効果トランジスタとを有
し、前記半導体本体表面に前記メモリ素子の形成される
セル領域を画成する比較的肉厚のフイールド酸化物のパ
ターンを設けた半導体メモリの製造方法に関するもので
ある。
単一トランジスタＲＡＭ（ランダム アクセスメモリ）
セルは蓄積コンデンサ及びＭＯＳ（メタルオキサイド
セミコンダクタ）トランジスタを具える。
この蓄積コンデンサは半導体表面の蓄積領載に設けられ
、ＭＯＳトランジスタは蓄積領域に隣接する半導体表面
の転送領域に設けられている。又、ＭＯＳトランジスタ
のドレイン領域は蓄積領域内に設けられている。酸化物
キヤパシタンス及ひ空乏キヤパシタンスの並列組合せを
含む単一トランジスタダイナミツクＲＡＭセルの蓄積キ
ヤパシタンスは既知である。
かかるメモリセルは大容量メモリセルと称されている。
このメモリセルの蓄積領域では、浅いイオン層と深いイ
オノ層とを交互に積重ねるように導入して空乏キヤパシ
タンスを増大するようにしている。浅いイオン層は基板
の導電型とは逆の第１導電型の多数キャリアを有し、深
いイオン層は浅いイオン層の導電型とは逆で、基板の導
電型と同一の第２導電型の多数キヤリアを有する。従つ
てＰ型の基板に対してはＮ型のイオン即ちドナを導入す
ることにより浅いイオン層を形成すると共に浅いイオン
層の下側にＰ型イオン即ちアクセプタを導入することに
より深いイオン層を形成することができる。大容量メモ
リセル及びかかるメモリセルの製造方法は特に米国特許
第４１１２５７５号に記載されている。人容量ダイナミ
ツクＲＡＭセルを製造する場合には蓄積領戚と転送領域
との間の界面に電位障壁が形成されるのを防止すること
が重要℃ある。
その理由はかかる界面に電位障壁が形成されるとメモリ
セルの荷電容量が減少するようになるからである。又、
メモリセルの製造処理を簡単化する必要がある。本発明
の目的はかかる要求を満足する半導体メモリの製造方法
を提供せんとするにある。
本発明方法は、上述の半導体メモリを製造するに当リ、
フイールド酸化物を設けた後、１）フィールド横化物に
より被覆されない半導体表面の部分を比較的肉薄の絶縁
層で被覆し、２）該絶縁層内にその表面を経て第１導電
型の不純物を導入し、３）半導体本体内の前記絶縁層の
全表面の下側に第２導電型の不純物を導入し、４）各メ
モリセル領域にメモリゲートと称される電極を形成する
ための導電性材料の第１パターンを前記絶縁層上に設け
、このパターンは前記フイールド酸化物上まで延在させ
ると共にこれにより半導体本体内に、電荷蓄積領域及ひ
これに隣接し蓄積領域によつて前記フイールド酸化物か
ら分離された転送領域を画成し得るようにし、５）前記
第１パターンにより被覆されない半導体本体の前記転送
領域及びその他の能動領域の上記工程２及び３で導入さ
れた不純物を除去し、６）電荷蓄積領域内に前記絶縁層
から第１導電型の不純物を拡散し、これにより電荷蓄積
領域内の前記メモリゲートの下側に第１導電型の浅いイ
オン層及びその下側の第２導電型の深いイオン層を形成
し、７）各メモリセル領域内に転送ゲートを形成するた
めの導電性材料の第２パターンを転送領域の上方に設け
、この第２パターンは前記メモリゲートの上方まで延在
させると共にこれから電気的に絶縁され且つこの第２パ
ターンによつて前記電荷蓄積領域から転送領域によシ分
離されたビツト導線領域を画成し、８）前記転送ゲート
により規制されたビツト導線領域内に第１導電型の不純
物を導入してビツト導線を形成するようにしたことを特
徴とする。
以下図面により本発明を説明する。本発明では１個のト
ランジスタを有する入容量ダイナミツクＲＡＭセルの製
造方法の１例を示す。
又、本例ではＮチヤンネル装置の例を説明するが、基板
及ひ不純物イオンの導電型を適当に変更することによＶ
）Ｐチヤンネル装置にも本発明を適用することができる
。第１図に示すようにＰ型半導体基板１０の表面にフイ
ールド酸化物領域１２及ひチヤンネルストツパー領域１
４を設けてメモリセル区域のアレイを形成し得るように
する。フイールド酸化物領域１２は窒化珪素をマスクと
して用いて珪素半導体基板の表面に選択酸化処理を施す
ことにより形成することができる。フイールド酸化物領
域１２の厚さは約８０００Λとする。チヤンネルストツ
パー領域１４は基板の導電型と同一の導電型とすると共
に充分なエネルギー及びドーズ量のほう素イオンをイオ
ン注入することにより形成しこれにより所望のチヤンネ
ルストツパー限界値が得られるようにする。第２図に示
すように半導体基板１０の表面全体に電荷蓄積領域のゲ
ート酸化物層１６を被覆する。
このゲート酸化物層１６はスチーム又はドライ酸素塩化
水素ガス雰囲気の何れかを用いて熱成長させた酸化物層
とする。ゲート酸化物層１６の厚さは約４５０〜６００
λの範囲とする。酸化物層１６を形成した後基板表面に
ほう素イオンを注入すると共に酸化物層１６に砒素イオ
ンを注入する。ほう素イオンのエネルギーを適宜調整し
てイオン注入ビークが珪素及ひ酸化珪素の界面の近〈の
珪素内にあるようにする。又砒素イオンのエネルギーを
適宜調整してイオン注入ピークがゲート酸化物層１６内
に規制されるようにする。例えばゲート酸化物層１６の
厚さが５００Ａの場合には硼素及び砒素イオンのエネル
ギーは夫々１８Ｋｅｖ及ひ２０Ｋｅ、とする。第３図に
示すように次の工程では酸化物層１６上にＬＰＣＶＤポ
リシリコン（多結晶珪素）の層１８を堆積する。
この多結晶珪素層１８は、例えば燐を不純物添加してＮ
型とすると共に厚さを約０．５μとする。次いで多結晶
珪素層１８を厚さが約２５００ΛのＬＰＣＵＤ堆積酸化
物の層２０によシ被榎する。ここにＬＰＣＶＤとは低圧
化学蒸着を意味する。次の一連の工程Ｃは、蓄積領域に
おける酸化珪素一多結晶珪素−戚化珪素のサンドウイツ
チ構体をホトレジスト２２でマスクしてこのサンドウイ
ツチ構体？層から残サのマスクされていない領域を除去
する。
この層１６，１８，２０のマスクされていない部分の除
去は、ウエツトケミカルエツチ，グ法又はプラズマェッ
ナング法の何れかを用いて行うことができる。第４図は
ホトレジスト２２を除去した後の半導体構体を示す。従
つて酸化珪素層１６、多結晶珪素層１８及び酸化珪素層
２０を具えるサンドウイツチ構体が蓄積領域にのみ存在
し、Ｎ型不純物イオンでドーブされた酸化物層１６はそ
の他の全部の領域で除去されている。第５図に示すよう
に次の工程では低温（約８５０゜Ｃ）湿潤酸化サイクル
を用いて半導本基板１０の露出表面に第２ゲート酸化物
層２４を成長させてこの露出表面を被覆する。この工程
中不純物添加された酸化物層２０上に追加の酸化物が成
長する。第２ゲート酸化物層２４の厚さをほぼ７５０Ａ
とする。この酸化物成長工程中層１６，１８，２０を含
む蓄積領域の構体以外の能動半導体領域は硼素イオンが
欠乏する。その理由はこの領域の硼素イオンが第２ゲー
ト酸化物層２４内に偏析するからである。この場合Ｐ型
不純物硼素イオンのほぼ９７％が半導体表面から第２ゲ
ート酸化物層２４内に拡散される。この段階において、
蓄積領域では第１ゲート酸化物層１６に砒素即ちＮ型イ
オンが存在し、半導体基板１０に硼素即ちＰ型イオンが
存在し、従つ“（硼素イオンは珪素表面の残ジの区域か
ら放出されてしまう。第６図に示す次の処理工程Ｃは半
導体本体を１０５０℃の温度で約６０分間アルゴン雰囲
気内に置く。
この加熱工程中蓄積領域においてはＮ型砒素イオンが第
１ゲート酸化物層１６から珪素半導体基板１０内に拡散
されると共にＰ型硼素イオノは珪素基板内に更に深く導
入される。蓄積領域の半導体表面においては砒素イオン
によつて第１導電型の多数キヤリアの浅いイオン層２６
を形成し、且つ硼素イオンによつて第２導電型の多数キ
ヤリアの深いイオン層２８を形成する。浅いイオン層及
び深いイオン層のイオンは半導体基板の蓄積領域に規制
される。第７図に示す次の処理工程は通常のＮチャンネ
ル珪素ゲート処理に従つて行う。
即ち酸化物層２０及び２４土に第２多結晶珪素層を堆積
し、この多結晶珪素層を適宜パターン化して蓄積領域間
に位置する転送領域に２個の横方向に離間された転送ゲ
ート３０を形成すると共にメモリセル区域の外側の周縁
領域に周縁トランジスタのゲート３２をも形成し得るよ
うにする。各転送ゲート３０はその片側が、蓄積領域を
構成する多結晶珪素層１８の１部分に重り合うように構
成する。転送ゲート３０間の領域では第２ゲート酸化物
層２４を除去し、その露出表面に砒素のようなＮ型不純
物をイオン注入して基板１０の半導体表面にビツト導線
領域３４を形成し得るようにする。このビツト導出領域
３４は転送装置のソース領域としても作用し、且つイオ
ン層２６及び２８を含む蓄積領域の部分は転送装置のド
レイン領域としても作用する。周縁トランジスタ領域で
はそのゲート３２の両側の離間された領域から第２ゲー
ト酸化物層２４を除去し、その露出表面にＮ型不純物を
イオン注入して周縁トランジスタのソース及びドレイン
領域を形成する。
このイオン注入はビツト導線領域３４を形成する際のイ
オン注入と同時に行うことができる。これがため、第７
図に示す各メモリセル区域には２個の蓄積装置と２個の
転送装置が形成されるようになる。
その理由はビツト導線領域３４がその両側の転送装置の
各々のソース領域として作用すると共に、蓄積コンテン
サ領域の各々もその中に転送装置の１方のドレイン領域
を包含するからである。
【図面の簡単な説明】
第１〜７図は本発明半導体メモリの製造方法の順次の各
工程を説明するためのメモリセルの断面図である。 １０・・・・・・Ｐ型半導体基板、１２・・・・・・フ
イールド酸化物領域、１４・・・・・・チヤンネルスト
ツパ一領域、１６・・・・・・第１ゲート酸化物層、１
８・・・・・・多結晶珪素、２０・・・・・・酸化珪素
層、２２・・・・・・ホトレジスト、２４・・・・・・
第２ゲート酸化物層、２６・・・・・・浅いイオン層、
２８・・・・・・深いイオン層、３０・・・・・・転送
ゲート、３２・・・・・・周縁トランジスタ、３４・・
・・・・ビツト導線領域、３６・・・・・・ソース及び
ドレイン領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体本体を具え、該本体の表面に形成され各々が
    電荷の形態の情報を荷電するコンデンサを含むメモリ素
    子のマトリックスと、前記コンデンサに結合され転送ゲ
    ートを含む絶縁ゲート電界効果トランジスタとを有し、
    前記半導体本体表面に前記メモリ素子の形成されるセル
    領域を画成する比較的肉厚のフィールド酸化物のパター
    ンを設けた半導体メモリを製造するに当り、フィールド
    酸化物を設けた後、１）フィールド酸化物により被覆さ
    れない半導体表面の部分を比較的肉薄の絶縁層で被覆し
    、２）該絶縁層内にその表面を経て第１導電型の不純物
    を導入し、３）半導体本体内の前記絶縁層の全表面の下
    側に第２導電型の不純物を導入し、４）各メモリセル領
    域にメモリゲートと称される電極を形成するための導電
    性材料の第１パターンを前記絶縁層上に設け、このパタ
    ーンは前記フィールド酸化物上まで延在させると共にこ
    れにより半導体本体内に、電荷蓄積領域及びこれに隣接
    し蓄積領域によつて前記フィールド酸化物から分離され
    た転送領域を画成し得るようにし、５）前記第１パター
    ンにより被覆されない半導体本体の前記転送領域及びそ
    の他の能動領域の上記工程２及３で導入された不純物を
    除去し、６）電荷蓄積領域内に前記絶縁層から第１導電
    型の不純物を拡散し、これにより電荷蓄積領域内の前記
    メモリゲートの下側に第１導電型の浅いイオン層及びそ
    の下側の第２導電型の深いイオン層を形成し、７）各メ
    モリセル領域内に転送ゲートを形成するための導電性材
    料の第２パターンを転送領域の上方に、設け、この第２
    パターンは前記メモリゲートの上方まで延在させると共
    にこれから電気的に絶縁され且つこの第２パターンによ
    つて前記電荷蓄積領域から転送領域により分離されたビ
    ット導線領域を画成し、８）前記転送ゲートにより規制
    されたビット導線領域内に第１導電型の不純物を導入し
    てビット導線を形成するようにしたここを特徴とする半
    導体メモリの製造方法。 ２ 基板に第２導電型の材料を用いるようにしたことを
    特徴とする特許請求の範囲第１項に記載の半導体メモリ
    の製造方法。 ３ Ｐ型材料の基板を用いるようにしたことを特徴とす
    る特許請求の範囲第２項に記載の半導体メモリの製造方
    法。 ４ 導電性材料の第２パターンによつて各メモリセル区
    域に共通ビット導線領域により離間された２つの転送ゲ
    ートを形成するようにしたことを特徴とする特許請求の
    範囲第１項に記載の半導体メモリの製造方法。 ５ 導電性材料の第２パターンをメモリセル区域に隣接
    する周縁領域上にまで延在させて分離領域から離間され
    た周縁転送ゲートを形成しこれによりその両側に他の電
    界効果トランジスタのソース及びドレイン領域を形成す
    るための領域を画成することを特徴とする特許請求の範
    囲第４項に記載の半導体メモリの製造方法。 ６ 導電性材料の第２パターンを形成した後に第１導電
    型の不純物を導入して２つの転送ゲート間にビット導線
    を形成すると共に周縁転送ゲートの両側にソース及びド
    レイン領域を形成するようにしたことを特徴とする特許
    請求の範囲第５項に記載の半導体メモリの製造方法。 ７ 第１導電型の不純物イオンを含む絶縁層の部分を選
    択的に除去して絶縁層により被覆された電荷蓄積領域の
    みを残存させる工程を前記工程５）に含ませることを特
    徴とする特許請求の範囲第１項に記載の半導体メモリの
    製造方法。 ８ 半導体基板を珪素としたことを特徴とする特許請求
    の範囲第１項に記載の半導体メモリの製造方法。 ９ 絶縁層が除去された半導体本体の表面上に、低温且
    つ湿潤酸化サイクルを用いて酸化物を成長させる工程を
    前記工程５）に含ませることを特徴とする特許請求の範
    囲第８項に記載の半導体メモリの製造方法。 １０ 前記工程４）及び７）の導電性材料として多結晶
    珪素を用いることを特徴とする特許請求の範囲第１項に
    記載の半導体メモリの製造方法。
JP56181756A 1980-11-17 1981-11-14 半導体メモリの製造方法 Expired JPS5947465B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/207,275 US4380113A (en) 1980-11-17 1980-11-17 Process for fabricating a high capacity memory cell
US207275 1980-11-17

Publications (2)

Publication Number Publication Date
JPS57112067A JPS57112067A (en) 1982-07-12
JPS5947465B2 true JPS5947465B2 (ja) 1984-11-19

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ID=22769868

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JP (1) JPS5947465B2 (ja)
DE (1) DE3145102A1 (ja)
FR (1) FR2494482A1 (ja)
GB (1) GB2087646B (ja)

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Publication number Publication date
DE3145102A1 (de) 1982-06-24
JPS57112067A (en) 1982-07-12
GB2087646B (en) 1984-06-13
FR2494482A1 (fr) 1982-05-21
GB2087646A (en) 1982-05-26
US4380113A (en) 1983-04-19

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