JPS6325713B2 - - Google Patents
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- JPS6325713B2 JPS6325713B2 JP54165014A JP16501479A JPS6325713B2 JP S6325713 B2 JPS6325713 B2 JP S6325713B2 JP 54165014 A JP54165014 A JP 54165014A JP 16501479 A JP16501479 A JP 16501479A JP S6325713 B2 JPS6325713 B2 JP S6325713B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は埋込拡散層を電荷蓄積領域とする１ト
ランジスタ型ダイナミツクメモリセルの製造方法
に関する。
ランジスタ型ダイナミツクメモリセルの製造方法
に関する。
ダイナミツクRAMの集積度を向上させるため
に、第１図のようにｐ型シリコン半導体基板２の
内部に深く埋込んだn+型の埋没拡散層４を設け、
これと該基板とのpn接合を電荷蓄積領域とする
１トランジスタ型のメモリセルが提案されている
（例えば特公昭54−18285号公報、特開昭54−
32087号公報）。このメモリセルは基板２表面に
n+型のソースおよびドレイン領域６，８（領域
６はビツト線Ｂに接続される）を形成し、さらに
この間にゲート絶縁膜１０を介しゲート電極１２
（これはワード線Ｗに接続される）を形成し、こ
の部分をトランスフアーゲートとする。そしてこ
のトランスフアゲートの下部にn+型埋没拡散層
４を形成し深さ方向に延びるn+型層１４により
該拡散層４とドレイン領域８とを接続し、トラン
スフアーゲートの下に電荷蓄積部を折畳んだ構造
のメモリセルとする。これにより、平面的にトラ
ンスフアーゲートおよび電荷蓄積領域を形成する
通常のダイナミツクメモリセルより、大幅に小面
積化が可能となる。しかしながらn+型領域８と
埋没拡散層４とを接続するために基板表面から深
く延びるn+型拡散層１４を設ける必要があるこ
とから浅いn+型領域６，８の形成工程および
埋没拡散層４の形成工程の他に、拡散層１４を形
成する第３の工程が必要となる、拡散層１４は
縦方向に長くなる必要があるが、このことは該層
が同時に横方向にも拡がることを意味し、結局１
セル当りの面積を増大させる欠点がある。
に、第１図のようにｐ型シリコン半導体基板２の
内部に深く埋込んだn+型の埋没拡散層４を設け、
これと該基板とのpn接合を電荷蓄積領域とする
１トランジスタ型のメモリセルが提案されている
（例えば特公昭54−18285号公報、特開昭54−
32087号公報）。このメモリセルは基板２表面に
n+型のソースおよびドレイン領域６，８（領域
６はビツト線Ｂに接続される）を形成し、さらに
この間にゲート絶縁膜１０を介しゲート電極１２
（これはワード線Ｗに接続される）を形成し、こ
の部分をトランスフアーゲートとする。そしてこ
のトランスフアゲートの下部にn+型埋没拡散層
４を形成し深さ方向に延びるn+型層１４により
該拡散層４とドレイン領域８とを接続し、トラン
スフアーゲートの下に電荷蓄積部を折畳んだ構造
のメモリセルとする。これにより、平面的にトラ
ンスフアーゲートおよび電荷蓄積領域を形成する
通常のダイナミツクメモリセルより、大幅に小面
積化が可能となる。しかしながらn+型領域８と
埋没拡散層４とを接続するために基板表面から深
く延びるn+型拡散層１４を設ける必要があるこ
とから浅いn+型領域６，８の形成工程および
埋没拡散層４の形成工程の他に、拡散層１４を形
成する第３の工程が必要となる、拡散層１４は
縦方向に長くなる必要があるが、このことは該層
が同時に横方向にも拡がることを意味し、結局１
セル当りの面積を増大させる欠点がある。
本発明はかゝる点を改善して一層高集積化が可
能なメモリセルを提供しようとするものである。
本発明の１トランジスタ型メモリセルの製造方法
は開口部端縁がテーパー状となつた被膜をマスク
に一導電型の半導体基板に反対導電型の不純物を
深くイオン注入して、その被膜側の端部が湾曲し
た埋込不純物層を形成し、そして該被膜のイオン
注入された部分を除去して該埋込不純物層の湾曲
端部を該基板表面に露出させ、さらに該基板表面
に浅く該基板とは反対導電型の不純物を導入して
ソース，ドレイン領域の一方、および該埋込不純
物層の湾曲端と連結したソース，ドレイン領域の
他方を形成することを特徴とするものであるが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
能なメモリセルを提供しようとするものである。
本発明の１トランジスタ型メモリセルの製造方法
は開口部端縁がテーパー状となつた被膜をマスク
に一導電型の半導体基板に反対導電型の不純物を
深くイオン注入して、その被膜側の端部が湾曲し
た埋込不純物層を形成し、そして該被膜のイオン
注入された部分を除去して該埋込不純物層の湾曲
端部を該基板表面に露出させ、さらに該基板表面
に浅く該基板とは反対導電型の不純物を導入して
ソース，ドレイン領域の一方、および該埋込不純
物層の湾曲端と連結したソース，ドレイン領域の
他方を形成することを特徴とするものであるが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
第２図は本発明の一実施例で、ビツト線を共通
にして２ビツトが対となるメモリセルを同時に形
成する場合である。基板２０はｐ型シリコン半導
体であり、その表面には２ビツト分のメモリセル
が形成されるアクテイブ領域を残して選択酸化
（EFOX）プロセスにより約1.1μmの厚いシリコ
ン酸化膜２２を形成する。この酸化膜２２はその
端部２２ａがテーパー状となる絶縁被膜であり、
不純物イオン注入時の阻止マスクとして用いられ
る。即ち、第２図ａに示すように、基板２０の表
面中央部にレジスト膜２４を選択的に被着し、該
レジスト膜２４および酸化膜２２をマスクにｎ型
不純物例えば燐イオン（p+）を400KeVで高濃度
にイオン注入すると、該基板内部には深さ5000〜
6000Å程度の位置に２つのn+型埋込不純物２６
ａ，２６ｂが形成される。酸化膜２２はフイール
ド酸化膜とも呼ばれるもので、アクテイブ領域の
全周を囲み、そしてレジスト膜２４はアクテイブ
領域を横断する方向（図面は前後方向）に延び、
従つて埋込不純物層２６ａ，２６ｂは互いに切離
されている。イオン注入は勿論基板内だけでなく
酸化膜２２へも行なわれ、不純物導入層２８ａ，
２８ｂを形成する。イオン打込みされた部分はダ
メージを受け、エツチング等がされやすくなる。
シリコン酸化膜２２はテーパーを有するから基板
内不純物層２６ａ，２６ｂと酸化膜２２内不純物
２８ａ，２８ｂとは酸化膜２２の端部２２ａのテ
ーパー形状に従つた湾曲形状で連結する。尚、
p+型領域３０は酸化膜２２の形成前にデポジツ
トされたほう素不純物により形成されたチヤネル
カツト領域である。次にシリコン酸化膜２２の上
部4500Å程度をエツチングで除去し、第２図ｂの
ように埋込不純物層２６ａ，２６ｂの湾曲端部３
２ａ，３２ｂを基板表面へ露出させる。この工程
はダメージ層のエツチング特性を利用することで
簡単に行なえる。つまり、シリコン酸化膜２２の
ダメージ層（２８ａ，２８ｂより上の部分）は破
壊されているので上述のように他の部分よりエツ
チング速度が速い。このため酸化膜２２をエツチ
ングしていくとダメージ層部分は急速にエツチン
グされ、同部分を起えるとエツチング速度は急に
遅くなるからこの時点でエツチング終了すれば不
純物層２８ａ，２８ｂを含むその上部のシリコン
酸化膜だけが除去され、イオン打込みされなかつ
た残部は第２図ｂのようにエツチングされずに残
存する。この後、基板表面にゲート絶縁膜３４
ａ，３４ｂおよび多結晶シリコンのゲート電極３
６ａ，３６ｂを形成し、さらに全面にPSG（リン
シリケートガラス）膜３８を被着する。そして
PSG膜３８はｎ型不純物の拡散源として熱処理
し、且つシリコン酸化膜２２、ゲート電極３６
ａ，３６ｂをマスクに浅くソース，ドレイン拡散
を行なうと、基板表面にn+型領域４０，４２ａ，
４２ｂが形成される。n+型領域４０は、ゲート
電極３６ａを有するトランジスタ（トランスフア
ーゲート）Qaとゲート電極３６ｂを有するトラ
ンジスタ（同）Qbに共通のドレイン領域であり、
第３図ｂのようにアルミニウムのビツト線Ｂに接
続される。一方n+型領域４２ａ，４２ｂはそれ
ぞれトランジスタQa，Qbのソース領域であり、
その端部は埋込不純物層２６ａ，２６ｂの湾曲端
部３２ａ，３２ｂにオーバーラツプし導電的に接
続する。かくして埋込不純物層２６ａと基板との
ジヤンクシヨン容量CaとトランジスタQaとから
なるメモリセル、および埋込不純物層２６ｂと基
板とのジヤンクシヨン容量CbとトランジスタQb
とからなるメモリセルが同時に形成されるが、そ
の平面パターンおよび等価回路を第３図ａ，ｂに
示す。図中W1，W2は多結晶シリコンのゲート電
極３６ａ，３６ｂを延長したワード線であり、ま
た４４はドレイン領域４０とビツト線Ｂとのコン
タクト部分である。
にして２ビツトが対となるメモリセルを同時に形
成する場合である。基板２０はｐ型シリコン半導
体であり、その表面には２ビツト分のメモリセル
が形成されるアクテイブ領域を残して選択酸化
（EFOX）プロセスにより約1.1μmの厚いシリコ
ン酸化膜２２を形成する。この酸化膜２２はその
端部２２ａがテーパー状となる絶縁被膜であり、
不純物イオン注入時の阻止マスクとして用いられ
る。即ち、第２図ａに示すように、基板２０の表
面中央部にレジスト膜２４を選択的に被着し、該
レジスト膜２４および酸化膜２２をマスクにｎ型
不純物例えば燐イオン（p+）を400KeVで高濃度
にイオン注入すると、該基板内部には深さ5000〜
6000Å程度の位置に２つのn+型埋込不純物２６
ａ，２６ｂが形成される。酸化膜２２はフイール
ド酸化膜とも呼ばれるもので、アクテイブ領域の
全周を囲み、そしてレジスト膜２４はアクテイブ
領域を横断する方向（図面は前後方向）に延び、
従つて埋込不純物層２６ａ，２６ｂは互いに切離
されている。イオン注入は勿論基板内だけでなく
酸化膜２２へも行なわれ、不純物導入層２８ａ，
２８ｂを形成する。イオン打込みされた部分はダ
メージを受け、エツチング等がされやすくなる。
シリコン酸化膜２２はテーパーを有するから基板
内不純物層２６ａ，２６ｂと酸化膜２２内不純物
２８ａ，２８ｂとは酸化膜２２の端部２２ａのテ
ーパー形状に従つた湾曲形状で連結する。尚、
p+型領域３０は酸化膜２２の形成前にデポジツ
トされたほう素不純物により形成されたチヤネル
カツト領域である。次にシリコン酸化膜２２の上
部4500Å程度をエツチングで除去し、第２図ｂの
ように埋込不純物層２６ａ，２６ｂの湾曲端部３
２ａ，３２ｂを基板表面へ露出させる。この工程
はダメージ層のエツチング特性を利用することで
簡単に行なえる。つまり、シリコン酸化膜２２の
ダメージ層（２８ａ，２８ｂより上の部分）は破
壊されているので上述のように他の部分よりエツ
チング速度が速い。このため酸化膜２２をエツチ
ングしていくとダメージ層部分は急速にエツチン
グされ、同部分を起えるとエツチング速度は急に
遅くなるからこの時点でエツチング終了すれば不
純物層２８ａ，２８ｂを含むその上部のシリコン
酸化膜だけが除去され、イオン打込みされなかつ
た残部は第２図ｂのようにエツチングされずに残
存する。この後、基板表面にゲート絶縁膜３４
ａ，３４ｂおよび多結晶シリコンのゲート電極３
６ａ，３６ｂを形成し、さらに全面にPSG（リン
シリケートガラス）膜３８を被着する。そして
PSG膜３８はｎ型不純物の拡散源として熱処理
し、且つシリコン酸化膜２２、ゲート電極３６
ａ，３６ｂをマスクに浅くソース，ドレイン拡散
を行なうと、基板表面にn+型領域４０，４２ａ，
４２ｂが形成される。n+型領域４０は、ゲート
電極３６ａを有するトランジスタ（トランスフア
ーゲート）Qaとゲート電極３６ｂを有するトラ
ンジスタ（同）Qbに共通のドレイン領域であり、
第３図ｂのようにアルミニウムのビツト線Ｂに接
続される。一方n+型領域４２ａ，４２ｂはそれ
ぞれトランジスタQa，Qbのソース領域であり、
その端部は埋込不純物層２６ａ，２６ｂの湾曲端
部３２ａ，３２ｂにオーバーラツプし導電的に接
続する。かくして埋込不純物層２６ａと基板との
ジヤンクシヨン容量CaとトランジスタQaとから
なるメモリセル、および埋込不純物層２６ｂと基
板とのジヤンクシヨン容量CbとトランジスタQb
とからなるメモリセルが同時に形成されるが、そ
の平面パターンおよび等価回路を第３図ａ，ｂに
示す。図中W1，W2は多結晶シリコンのゲート電
極３６ａ，３６ｂを延長したワード線であり、ま
た４４はドレイン領域４０とビツト線Ｂとのコン
タクト部分である。
尚、n+型埋込不純物層２６ａ，２６ｂの形成
される基板部分をp+型にしておくと、該p+型層
がチヤネルカツトの役目を果すと共に、埋込不純
物層と基板とのジヤンクシヨンの空乏層幅が狭く
なつて容量Ca，Cbが増加する。その上ビツト耐
圧が増大する利点がある。このことは後述する他
の実施例でも同様である。
される基板部分をp+型にしておくと、該p+型層
がチヤネルカツトの役目を果すと共に、埋込不純
物層と基板とのジヤンクシヨンの空乏層幅が狭く
なつて容量Ca，Cbが増加する。その上ビツト耐
圧が増大する利点がある。このことは後述する他
の実施例でも同様である。
第４図は１本のビツト線Ｂに１ビツトのメモリ
セルを接続する本発明の他の実施例であり、要部
断面のみを示したものである。図中、２６はイオ
ン注入されたn+型の埋込不純物層であり、ジヤ
ンクシヨン容量Ｃを形成する。この埋込不純物層
２６を作るには、EFOXによるフイールド酸化膜
２２形成後に直ちに、つまりゲート電極３６など
が形成されない前に不純物イオン打込みを行なえ
ばよい。３４はゲート絶縁膜、３６はワード線Ｗ
に接続されるゲート電極、４０はビツト線Ｂに接
続されるn+型のドレイン領域、４２はその端部
が埋込不純物層２６の基板表面に露出した湾曲端
部にオーバーラツプするn+型のソース領域であ
り、これらでトランジスタＱを構成する。ソー
ス，ドレイン拡散はゲート電極３６をマスクにし
て行なう（ドレイン領域４０の図面右方領域はフ
オトレジスト膜などで覆つて）。従つて本例の場
合には第２図のレジスト膜２４を用いることなく
イオン注入するが、他は第２図とほゞ同様であ
る。
セルを接続する本発明の他の実施例であり、要部
断面のみを示したものである。図中、２６はイオ
ン注入されたn+型の埋込不純物層であり、ジヤ
ンクシヨン容量Ｃを形成する。この埋込不純物層
２６を作るには、EFOXによるフイールド酸化膜
２２形成後に直ちに、つまりゲート電極３６など
が形成されない前に不純物イオン打込みを行なえ
ばよい。３４はゲート絶縁膜、３６はワード線Ｗ
に接続されるゲート電極、４０はビツト線Ｂに接
続されるn+型のドレイン領域、４２はその端部
が埋込不純物層２６の基板表面に露出した湾曲端
部にオーバーラツプするn+型のソース領域であ
り、これらでトランジスタＱを構成する。ソー
ス，ドレイン拡散はゲート電極３６をマスクにし
て行なう（ドレイン領域４０の図面右方領域はフ
オトレジスト膜などで覆つて）。従つて本例の場
合には第２図のレジスト膜２４を用いることなく
イオン注入するが、他は第２図とほゞ同様であ
る。
以上述べたように本発明によれば、基板内部の
埋込不純物層と基板表面のソース（またはドレイ
ン）領域との間を接続する深い拡散層が不要とな
るので、その分製造工程が簡略化されると共に、
該深い拡散層の横方向の拡がりによつて小面積化
できないでいた欠点を除去することができ、高集
積度になる利点がある。特に第２図のように２ビ
ツト同時に形成する場合にはビツト線Ｂに接続さ
れるn+型領域４０を共用できるので一層効果的
である。
埋込不純物層と基板表面のソース（またはドレイ
ン）領域との間を接続する深い拡散層が不要とな
るので、その分製造工程が簡略化されると共に、
該深い拡散層の横方向の拡がりによつて小面積化
できないでいた欠点を除去することができ、高集
積度になる利点がある。特に第２図のように２ビ
ツト同時に形成する場合にはビツト線Ｂに接続さ
れるn+型領域４０を共用できるので一層効果的
である。
第１図は埋込ジヤンクシヨン型の従来の１トラ
ンジスタ型メモリセルの一例を示す断面図、第２
図ａ〜ｄは本発明の一実施例を示す断面図、第３
図ａ，ｂはその平面パターン図および等価回路
図、第４図は本発明の他の実施例を示す要部断面
図である。 図中、２０はｐ型シリコン半導体基板、２２は
シリコン酸化膜（端部テーパー状となつた被膜）、
２６，２６ａ，２６ｂはn+型の埋込不純物層、
４０はn+型のドレイン領域、４２，４２ａ，４
２ｂはn+型のソース領域である。
ンジスタ型メモリセルの一例を示す断面図、第２
図ａ〜ｄは本発明の一実施例を示す断面図、第３
図ａ，ｂはその平面パターン図および等価回路
図、第４図は本発明の他の実施例を示す要部断面
図である。 図中、２０はｐ型シリコン半導体基板、２２は
シリコン酸化膜（端部テーパー状となつた被膜）、
２６，２６ａ，２６ｂはn+型の埋込不純物層、
４０はn+型のドレイン領域、４２，４２ａ，４
２ｂはn+型のソース領域である。
Claims (1)
- １ 開口部端縁がテーパー状となつた被膜をマス
クに一導電型の半導体基板に反対導電型の不純物
を深くイオン注入して、その被膜側の端部が湾曲
した埋込不純物層を形成し、そして該被膜のイオ
ン注入された部分を除去して該埋込不純物層の湾
曲端部を該基板表面に露出させ、さらに該基板表
面に浅く該基板とは反対導電型の不純物を導入し
てソース，ドレイン領域の一方、および該埋込不
純物層の湾曲端と連結したソース，ドレイン領域
の他方を形成することを特徴とする１トランジス
タ型メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501479A JPS5687359A (en) | 1979-12-19 | 1979-12-19 | Manufacture of one transistor type memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501479A JPS5687359A (en) | 1979-12-19 | 1979-12-19 | Manufacture of one transistor type memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687359A JPS5687359A (en) | 1981-07-15 |
| JPS6325713B2 true JPS6325713B2 (ja) | 1988-05-26 |
Family
ID=15804193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16501479A Granted JPS5687359A (en) | 1979-12-19 | 1979-12-19 | Manufacture of one transistor type memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5687359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399139U (ja) * | 1990-01-29 | 1991-10-16 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3205858A1 (de) * | 1982-02-18 | 1983-08-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von dynamischen halbleiter-speicherzellen mit wahlfreiem zugriff (ram) nach der doppel-polysilizium-gate-technologie |
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US4987093A (en) * | 1987-04-15 | 1991-01-22 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
| NL8701251A (nl) * | 1987-05-26 | 1988-12-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPH07101733B2 (ja) * | 1988-05-20 | 1995-11-01 | 日本電気株式会社 | 半導体記憶装置 |
-
1979
- 1979-12-19 JP JP16501479A patent/JPS5687359A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399139U (ja) * | 1990-01-29 | 1991-10-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687359A (en) | 1981-07-15 |
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