JPH07101733B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07101733B2
JPH07101733B2 JP63123136A JP12313688A JPH07101733B2 JP H07101733 B2 JPH07101733 B2 JP H07101733B2 JP 63123136 A JP63123136 A JP 63123136A JP 12313688 A JP12313688 A JP 12313688A JP H07101733 B2 JPH07101733 B2 JP H07101733B2
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、ダイナミック型
ランダムアクセスメモリ(DRAM)に関する。
〔従来の技術〕
従来のDRAMの断面図を第7図にN−チャンネルトランジ
スタで形成した場合を示す。P型半導体基板1上にビッ
ト線8に接続されたN+領域2と情報を蓄積するキャパシ
タの一方の電極領域となるN+領域3が形成されN+領域3
上には、容量絶縁膜4を介してキャパシタ用対向電極6
が多結晶シリコンで形成されている。また基板1上には
絶縁膜を介してワード線7,7′に接続された電極がN+
域2,3とは整合的に形成され、この電極とN+領域2,3とは
MOS構造のトランジスタを構成している。
情報の書き込み時は、ワード線(ゲート電極)7が選択
高レベル(High)の電位となり、ゲート電極直下の基板
表面に反転層が形成され、N+領域2と3を導通し、ビッ
ト線8のHighまたは低レベル(Low)に対応した電化が
キャパシタに書き込まれる。そして、次の情報保持状態
ではゲート電極7がLowとなり、N+領域2と3は非導通
となってキャパシタに蓄積された電荷は保持されたまま
となる。読み出し時では、再びゲート電極7がHighとな
りN+領域2と3とが導通し、キャパシタのHighまたはLo
wに対応した電荷がビット線に読み出される。上記の様
に1つのメモリセルで1個のトランジスタと1個のキャ
パシタが形成されるが第7図ではN+領域2を共有する2
つのメモリセルが示されている。
〔発明が解決しようとする課題〕
上述した従来のDRAM型メモリセルでは、情報を蓄積する
キャパシタを形成するため、対極となる対向電極6を形
成しなければならない。ところが、チップの高集積化,
高密度化が進むと、必然的にメモリセルサイズも縮小さ
せなければならず、そのためキャパシタ面積も減少させ
なければならなくなる。そのため、従来と同等のキャパ
シタ容量を保たせるため、情報となる電荷が蓄積される
N+領域3と対向電極6の間に形成される容量絶縁膜4を
薄くしなければならなくなるが、その結果、容量絶縁膜
の耐圧の低下またトンネル効果による情報電荷のリーク
現象などの信頼性上の問題が顕著になってくる。その
他、キャパシタにHighレベルの情報が蓄積された場合、
α線照射により正電荷がリークし、Lowレベルに反転し
てしまういわゆるソフトエラーの問題がある。またDRAM
特有の問題として、キャパシタに蓄積された情報でHigh
レベルの情報は時間の経過と共に基板との接合部を通し
て基板にリークしていくため、書き込み動作によりセル
に蓄積された情報は、その保持のため周期的に同一情報
を書きこむ動作いわゆるリフレッシュ動作が必要とな
る。従来のDRAMでは上記の様な種々の問題点が存在す
る。
〔目的〕
本発明の目的は、上記のような問題点を取り除き、良好
な情報の蓄積を可能とするDRAMを提供することにある。
〔課題を解決するための手段〕
本発明のDRAMのメモリセルは、情報伝達用ビット線と、
ビット線と接続され、基板と反対導電型の第1の領域
と、この領域と同導電型で情報の蓄積を行なう第2の領
域と、これら2つの領域と絶縁膜を介して形成され、ワ
ード線に接続された電極と、第2の領域直下に形成され
た反対導電型の第3の領域と少なくともメモリセルの形
成される領域の半導体基板中に反対導電型の埋込層とを
有する。この第3の領域と埋込層とは、互いにHighレベ
ルが印加されたときのみ夫々の空乏層が重なり合う最大
の距離だけ離間して形成するようにしても、また、各メ
モリセル毎に埋込層を個別に設け、第3の領域によって
第2の領域と埋込層とが電気的に接続しても良い。
〔実施例〕
次に、本発明について図面を参照して説明する。第1図
は、P型基板を用いた場合の本発明の一実施例を示すメ
モリセルの縦断面図である。P型半導体基板1中にはN+
型不純物による埋込層9が形成されている。P型ウェル
11にはビット線8に接続されたN+型拡散領域2が形成さ
れており、同様に情報蓄積領域となるN+型拡散領域3が
形成されている。ワード線7の一部がN+型拡散領域2,3
とは整合的に形成され、N+拡散領域2,3およびワード線
(ゲート電極)7でMOS型のメモリセルトランジスタが
構成されており、ゲート電極7がビット線8の情報に直
結するN+拡散領域2と、情報蓄積領域となるN+拡散領域
3との導通状態をスイッチするためのトランスファーゲ
ートの役割をする。N+型の不純物拡散領域3′がN+拡散
領域3直下に基板深く設けられていて、エピタキシャル
成長によって形成されたN+型の埋込層9とは、約3〜4
μm程度間隔10を有している。この間隔10の距離はN+
散領域3および3′と埋込層9の電位が共にHighレベル
になったときのみ両領域からの空乏層が重なる値に対応
している。
上記のメモリセルを構成する半導体プロセスはバイポー
ラトランジスタとCMOSトランジスタを組み合せたBi−CM
OSと呼ばれるプロセスで設計することが可能である。Bi
−CMOSプロセスを用いた周辺回路の断面図の例を第3図
に示す。P型半導体基板1上にバイポーラトランジスタ
CとPチャネルMOSトランジスタd,NチャネルMOSトラン
ジスタeが形成されており、これらは、通常のBi−CMOS
プロセスによって同時に形成される。すなわち、P型半
導体基板1上にN+エピタキシャル層を成長させて埋込層
9とし、N+ウェル12となるエピタキシャル層を成長させ
る。P型ウェル11となるエピタキシャル層を成長させた
後、各素子領域を分離するためP+分離領域16を形成す
る。その後、バイポーラトランジスタC,PチャネルMOSト
ランジスタd,NチャネルMOSトランジスタeの各能動領域
をイオン注入法等を用いて形成して各領域に電極を形成
する。このBi−CMOSのエピタキシャル成長工程やイオン
注入工程等の素子形成工程をそのまま利用して本発明の
半導体装置を容易に製造することができる。
次に第1図のメモリセルの動作を説明する。書き込み時
のワード線選択により複数形成されているワード線7,
7′のうち1本がHighレベルになると、そのワード線に
つながるゲート電極7直下のP型ウェル11表面に反転層
が形成され、ビット線8につながるN+拡散領域2とN+
散領域3が導通する。この状態のときビット線8に表れ
るHighまたはLowの電位レベルにより、N+拡散領域3はH
ighまたはLowの電位レベルになり、このときN+拡散領域
3につながるN+拡散領域3′は、Highレベルのときは直
下の間隔10に空乏層が広がった状態となり、Lowレベル
のときは空乏層が伸びていない状態となる。このとき、
N+埋込層9の電位をLowからHighレベルになるように変
化させると、埋込層9の上面のP型ウェル11に空乏層が
広がった状態になる。そのためN+不純物層3′がHighレ
ベルならば、N+拡散領域3′と埋込層9の間隔10は双方
の空乏層が重なった状態になりパンチスルーが起こり、
双方は導通状態となって間隔10と埋込層9にHighの情報
が蓄積されたこととなる。また、N+拡散領域3′がLow
レベルならば間隔10で空乏層はつながらず非導通状態と
なる。その結果、メモリセルの情報は保持状態になりゲ
ート電極7がLowレベルになってもN+拡散領域3にHigh
またはLowの情報が恒常的に保持されることになる。こ
の書き込み時の論理変化を表したものが第2図のaの部
分で、ワード線電位WLをHighレベルにして書込み可能状
態とし、ビット線電位Bに現れているレベルがN+拡散領
域3,3′に伝わる。このとき埋込層電位EをLowからHigh
へ変化させるとビット線8のHighレベルが保持される。
読み出し時には第2図bのようにビット線電位BをHigh
にし、ワード線電位WLをHighにする直前に埋込層の電位
EをLowにすることにより、メモリセルがHighレベルの
情報でのパンチスルーの状態をOFFしてN+拡散領域3,3′
に保持されているHighの電位を読み出す。次の書き込み
時には、埋込層の電位EはLowレベルなのでビット線8
にLowの情報が現われても書き込みが可能である。
第4図は本願発明と比較するための比較例1の縦断面図
である。図中前図と同一番号は同一の構成要素を示して
いる。本比較例ではN+埋込層9は個々のメモリセル毎に
独立に形成されたセルのトランジスターのN+拡散領域3
とN+拡散領域3′を介して接続されているため、N+埋込
層9とP型基板によって形成される接合部がセルのキャ
パシターとして働く。
この比較例では実施例1で必要であったN+埋込層9とN+
不純物層3′の間隔10の制御が必要でなくなるため、形
成が容易となる利点がある。しかしこの比較例では、Hi
ghレベルの電荷を供給するための供給源の役割をするも
のが存在しないため従来と同様のリフレッシュの動作が
必要となる。
上記実施例の他に、従来同様セルのキャパシターの対向
電極を形成したものが考えられる。第5図では、基板中
のN+埋込層9は実施例1と同様にセルのHighレベルを保
証するための電位変化をさせており、またセルキャパシ
ターの対向電極6を形成させることによりセル情報の読
み出し時におけるLowレベルの充分なマージンを保証し
ている。
第6図に示す第2の比較例ではN+埋込層9は個々のメモ
リセル毎に独立分離されておりセルキャパシタの一部を
形成している。即ちメモリセルのキャパシタは容量絶縁
膜4を介して電極6との間及びN+埋込み層で形成される
ためキャパシタ領域は従来より縮小することが可能であ
るが、やはりリフレッシュが必要となる。
〔発明の効果〕
以上説明したように本発明のメモリセルは従来のキャパ
シタ形成用の対向電極形成プロセスを消去し、別にメモ
リセルと基板間のセルアレイ全面に形成される埋込層に
よってセルにパンチスルーによる電荷供給源を設けるこ
とによりキャパシタ形成用のための面積が縮小でき高集
積化が測れる。また、キャパシタ形成用の高精度の容量
絶縁膜の形成が省略され、容量間の耐圧低下,トンネル
リーク現象が解決され、製造工程が簡単化される。また
セル情報の書込みから読出しまでの期間は、情報が恒常
的に保持されるため、リフレッシュ動作が必要でなくな
りソフトエラーの問題もなくなるという効果がある。
上記埋込層を個々のメモリセル毎に独立に形成し、変わ
りにキャパシタ領域として形成させることにより上記同
様高集積化プロセスの簡単化が測れる。
また、従来通りのキャパシタ対向電極の形成も可能であ
り、この場合、従来程のキャパシタ面積、及び薄い容量
絶縁の形成は不要となり高集積化プロセスの簡単化が測
れる。
【図面の簡単な説明】
第1図は本発明のメモリセルの1実施例の縦断面図、第
2図はその動作時の論理変化を示すチャート、第3図〜
第6図は本発明の他の実施例の縦断面図、第7図は従来
型のメモリセルの縦断面図である。 1……P型半導体基板、2……ドレインN+拡散層、3,
3′……ソースN+拡散層、4……容量絶縁膜、5……フ
ィールド絶縁膜、6……キャパシター用対向電極、7,
7′……ワード線(ゲート電極)、7″……ゲート電
極、8……ビット線、9……N+埋込層、10……間隔(パ
ンチスルー形成領域)、11……P型ウェル、12……N型
ウェル、13……P+ベース領域、14……N+領域(N型ウェ
ルコンタクト)、15……P+拡散層、16……P+分離領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 7735−4M H01L 27/10 681 C

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】一導電型の半導体基板表面に形成されビッ
    ト線に接続された逆導電型の第1の領域と、前記半導体
    基板表面で該第1の領域と離れて形成された逆導電型の
    第2の領域と、該第1及び第2の領域間の基板表面上に
    絶縁膜を介して形成され、ワード線に接続されたゲート
    電極と、前記第2の領域の下部に接続し、かつ該第2の
    領域よりも深く形成された逆導電型の第3の領域と、前
    記半導体基板中に形成された逆導電型の埋め込み層であ
    って、前記第3の領域の下方において、前記第3の領域
    と所定の距離をおいて離間して形成された埋め込み層と
    を有することを特徴とする半導体記憶装置。
  2. 【請求項2】前記第3の領域と前記埋め込み層とは、各
    々高レベル状態の時のみに各々の空乏層が重なり合う合
    うように離間して形成されていることを特徴とする特許
    請求の範囲第1項に記載の半導体記憶装置。
  3. 【請求項3】前記第2の領域を覆うように、前記半導体
    基板上に絶縁膜を介して形成された導体層を更に有する
    ことを特徴とする特許請求の範囲第1項に記載の半導体
    記憶装置。
JP63123136A 1988-05-20 1988-05-20 半導体記憶装置 Expired - Lifetime JPH07101733B2 (ja)

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JPH01292851A JPH01292851A (ja) 1989-11-27
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