JP2560008B2 - トレンチ ゲ−ト構造 - Google Patents

トレンチ ゲ−ト構造

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Description

【発明の詳細な説明】 発明の背景 MOSトランジスタにおける短チヤネル効果はデバイス
のサイズが縮小されるに伴つて一層顕著となる。より高
密度のデバイス パツキングを実現するためにチヤネル
の長さを縮小すると、結果として、バイアスされたドレ
イン領域からの空乏領域がソースの空乏領域に触れて、
トランジスタの短絡を起こす“パンチスルー”が発生す
る。通常、このパンチスルーはデバイスの表面のかなり
下の所で発生する。
このパンチスルーを克服するための１つの提案がヒロ
シ イワイ（Hiroshi Iwai）に1984年６月26日に公布
された合衆国特許第4,455,740号において開示及び請求
されている。この特許は“トレンチ”ゲート構造を開示
する。この構造においては、ゲートが基板表面内に後退
されている。このトランジスタのチヤネルの大部分は垂
直方向に延びる。このトレンチ ゲート構造は、結果と
して、デバイスのチヤネルの長さをパンチスルーを防ぐ
のに十分な長さに保持する一方、チヤネルの表面の寸法
（つまり、基板の表面の沿つて横方向に延びるチヤネル
の長さ）を大きく減少し、従つて、チヤネルによつて占
拠されるチツプ面積を減少するものと考えられる。ソー
スとドレインの間にバリアーを形成してソースとドレイ
ンの間のパンチスルーを防ぐのに十分に深いトレンチを
形成できることは事実である。しかし、イワイ（Iwai）
によつて説明される方法は、トランジスタが表面の所で
オンになるのを防ぐために極端に長いトレンチを形成し
ない限り機能しない。トランジスタが表面の所でオンと
なると、このデバイスはゲートを回わつてのパンチスル
ーを起こし、イワイ（Iwai）によつて説明される長所は
実現されない。ここに説明される構造はパンチスルーの
阻止を実現し、また重大な技術上の可能性を持つ現実的
なデバイスである。例えば、現実には、パンチスルーを
防止するのに十分に深いトレンチを形成した場合、チヤ
ネルが許容できないほど長くなるといつた問題がしばし
ば発生する。チヤネルを設計するに当つての長さの選択
は、チヤネルの長さがトランジスタの動作速度を決定す
るために比較的に狭い範囲内で行なわれる。パンチスル
ーを防ぐための周知の方法として、動作電圧を減少する
方法があるこれは結果として空乏領域を小さくする。さ
らに、基板の不純物レベルを増加する方法も同じ結果を
与える。いずれの場合も、ソースとドレインが重複する
傾向が減少される。しかし、ドレインの電圧レベルを減
少することは別の悪い結果を与え、また基板のドーピン
グ レベルを高くすると、いき値以下での漏れが増加す
る。
あまり知られていないパンチスルーを防ぐためのもう
１つの方法として、ソース領域とドレイン領域の間に選
択的に不純物領域を提供する方法がある。この不純物領
域はデバイスのチヤネルを通じての正常の動作が阻止さ
れないように基板内の十分に深い所に位置することが必
要である。この方法は有効であるが、非常に小さな寸
法、つまり、VLSI技術にて実現することが困難である。
主な理由は、従来の製造工程においては、イオン打込み
を行なう領域に便利なあるいは自己調整するマスクを提
供する工程が存在しないことである。
発明の要約 本トレンチ ゲート構造においては、トレンチを形成
するために使用されるマスクがパンチスルーを防ぐため
にイオン打込みが行なわれる領域に対して自己整合され
る。防止手段を組合せて使用することが実現可能である
ことを認識することは、デバイスの設計者に追加の自由
度を与える。つまり、パンチスルーを防ぐために要求さ
れるゲート長の他の設計基準からみてあまりにも長くな
り過ぎる場合は、トレンチを浅くし、パンチスルーを防
ぐためのイオン打込みを行なうことができる。トレンチ
マスクがこのイオン打込みのために使用できるが（重要
な長所）、このマスクは、厳密にいえば、チヤネルの全
領域をカバーしないため自己整合であるとはいえない。
しかし、有効性の観点からみると、パンチスルーを防
ぐためのイオン打込み領域はチヤネル内の所望の位置に
存在することのみが要求される。このパンチスルー防止
イオン打込み領域がチヤネル長全体を通じて同延しなく
てよいという事実は、これがソース ドレインからパン
チスルー防止イオン打込み領域への容量性結合の可能性
あるいは確率を減少することから望ましいことである。
本発明によるデバイスはより広い観点からみた場合、
能動トレンチ ゲート トランジスタである。これはト
レンチの両側に沿つてガード領域を提供することによつ
て実現される。これら側壁ガードは表面あるいは表面付
近の反転を防ぎ、有効なチヤネルをトレンチの下に限定
する。
図面の簡単な説明 第１図及び第1A図は深いトレンチ ゲート構造を使用
する方法によつてパンチスルーを防ぐことを意図する構
造の略図を示す図； 第２図は浅いトレンチ ゲート構造が与える結果の略
図を示す図； 第2A図は本発明によるパンチスルー阻止手段を持つ浅
いトレンチ構造の略図を示す図； 第３図は本発明による一例としてのデバイスの略斜視
図；そして 第4A図から第4U図は第３図に示されるデバイスを製造
するための一例としての製造工程の順番を示す簡略図で
ある。
詳細な説明 第１図及び第1A図との関連で基本的なトレンチ ゲー
ト構造が示される。第１図はトレンチ ゲートの断面図
であり、基板10、ゲート誘電体11、ソース12及びドレイ
ン13が示される。ソースとドレインの空乏領域が重複す
るのを防ぐのに十分な深さのトレンチが示されるが、こ
の構造はこれによつて効果的にパンチ・スルーに対処で
きるように設計されている。このトレンチ ゲート構造
の図は前述の特許においてイワイ（Iwai）によつて示さ
れるのと類似の構造を持つ。この構造は欠陥を持つが、
この欠陥はこの構造を別の方向から見ることによつて明
らかとなる。つまり、第1A図からわかるように、ゲート
11がオンにされたとき、ソース12とドレイン13の間での
導電が、イワイ（Iwai）によつて説明されるように経路
“a"に沿つてでなく、経路“b"に沿つて起こる。従つ
て、イワイ（Iwai）によつて主張されるようにトレンチ
の深さはチヤネルの長さをコントロールできず、従つて
ゲートを回つての（経路“b"に沿つての）パンチ・スル
ーは防止できない。原理的には、ソースとドレインの幅
はそのままとして、“w"の寸法を持つゲートを各方向に
トレンチの深さを越える距離だけ延ばすことによつて、
トレンチの底を回つての導電を促がすことも可能であ
る。しかし、これはトレンチ ゲートの目的、つまり小
さなゲート表面積及び大きなデバイス パツキング密度
に反することとなる。
ここでは、トレンチの底で導電する２つのバージヨン
のゲート デバイスについて記述する。これらバージヨ
ンは、ゲートにバイアスが加えられたとき側壁が反転す
るのを防ぐための側壁ガードを持つタイプのデバイスの
一例である。片方のバージヨンは反転に対する側壁のい
き値を増すための厚い誘電層を使用する。他方のバージ
ヨンは側壁のいき値を増すために選択ドーピングを使用
する。
本発明のもう１つの面は、前述したごとく、能動トレ
ンチ ゲートの下のゲート パンチ・スルーの防止にあ
る。パンチ・スルーの防止は、設計されたトレンチ ゲ
ート デバイスが、第１図に示されるように、十分に深
いトレンチを持つ場合は、本質的に備わつたものであ
る。しかし、本発明のゲートを浅くすることを可能とす
るこの一面を使用すると、設計に追加の自由度が与えら
れ、従つて、デバイス速度を向上させ、また他の潜在的
な利点、例えば、デバイスの収率を向上することができ
る。第２図には、いき値コントロールを持たない浅いト
レンチ ゲートが示されるが、これではパンチ・スルー
が起こるのは明白である。これは、本発明のこの一面に
よると、第2A図の30にみられるパンチ・スルー防止イオ
ン打込み領域によつて阻止される。
本発明の特徴を備える設計のデバイスはさまざまな技
術によつて製造できる。基本構造が第３図に示される。
ここで、31は電界酸化物であり、33は側壁いき値コント
ロールのための側壁ガードであり、34はゲート誘電体で
あり、そして35及び36はソース及びドレインである。こ
のデバイスの製造を第4A図から第4W図との関連で説明す
る。これらを全ての方向から見ることが必要である。従
つて、図面の幾つかは第３図に示される線Ｘ−Ｘに沿つ
ての断面を示し、他の幾つかは線Ｙ−Ｙに沿つての断面
を示す。
埋込みゲート構造を製造するための典型的な実施態様
が第4A図から第4U図に示される。第4A図には基板40及び
これを覆う電界酸化物41が示される。基板40は標準のウ
エーハでも良く、またエピタキシヤル構造を含んでも良
い。高パツクVLSIのための電界酸化物は比較的薄く、例
えば、0.2から1.5μms、好ましくは、0.2から0.5μｍと
される。次に、第4B図に示されるように、GASAD開口部4
2が従来の技術によるマスク層41を使用して、好ましく
は異方性技法によつて層41をエツチングすることによつ
てカツトされる。別の方法として、従来のイソプレーナ
技法を使用して電界酸化物を形成することもできる。エ
ツチングの結果として得られる構造上にエツチング停止
層43及び44が形成されるが、この目的については、後に
明白となる。あると便利ではあるがオプシヨンであるこ
の層は薄いパツド酸化物43（第4B図）、及び、例えば、
窒化けい素のようなエツチング停止材質44から構成され
る。パツド酸化物は数百オングストロームとされ、窒化
物層は0.03から0.3μmsのオーダーの厚さとされる。エ
ツチング停止層の上に、第4D図に示されるように、トレ
ンチをエツチングするためのマスキング層45が披着され
る。このマスクには従来のフオトレジスト エツチング
マスクを使用することもできるが、トレンチのエツチ
ングが苛酷であるため、もつと頑丈なマスク、例えば、
二酸化けい素を使用することが推薦される。層45は厚く
されるが、これは使用されるトレンチ エツチングの選
択性によつて決定される。この例においては、0.3から
0.8μmsのオーダーの厚さが適当である。第4E図に示さ
れる窓46がトレンチ エツチングを遂行するためにマス
ク層内に形成される。この窓は従来のマスキング及びエ
ツチング技法によつて形成される。ここでも好ましく
は、異方性エツチングが使用される。この窓はパツド酸
化物並びに窒化物層を貫通して形成される。次に第4F図
に示されるトレンチ47を形成するために異方性乾式エツ
チング技法を使用してトレンチのエツチングが遂行され
る。トレンチの深さは単に設計上の選択の問題であり、
ここでは約１μｍとされる。高い縦横比を持つ深いトレ
ンチをエツチングすることも可能であるが、深いトレン
チを使用すると、結果としてのゲート長が過多となる。
従つて、0.3から3.0μｍのオーダーの中程度の深さのト
レンチ構造が最適であると考えられる。トランジスタの
設計にあたつて、ゲート長がトレンチの幅並び深さによ
つて左右される。トレンチゲートを使用することの第１
の目的がデバイスの表面積を小さくすることであるた
め、トレンチ長は典型的には使用される技法の最小線幅
のオーダーとされる。従つて、トレンチデバイスの表面
積及び長さは1.5μｍあるいはこれ以下のオーダーとさ
れる。1.0μの深さを持つトレンチ構造に対するゲート
（チヤネル）長は３μからソース ドレインの深さを引
いた値とされる。最新のデバイスのこれら接合は0.5μ
のオーダーであり、層チヤネル長は約2.0μｍとなる。
この長さはどちらかといえば大きすぎ、従つて、設計と
してはより浅いトレンチの方向に向う。しかし、この方
向はパンチ・スルーを防ぐためのトレンチの有効性を減
少させ、ここで本発明が重大な意味を持つこととなる。
Ｙ−Ｙの方向（第３図）に沿うトレンチ寸法、つま
り、ゲート長は最小限に選択されるが、Ｘ−Ｘに沿う寸
法は、後に説明の製造シーケンスが遂行できるように、
つまり、第３図に示される側壁ガードを提供できるよう
に大きくされる。これに変つて少しのあるいは殆ど追加
のスペースを必要としなく、従つてトレンチのＸ−Ｘ方
向並びにＹ−Ｙ方向の寸法を最小限に抑えることができ
る別のタイプの側壁ガードを使用することもできる。こ
の幾つかに関しては後に説明される。幅縦比を増加し、
結果としてのトランジスタの利得を向上させるためにＸ
−Ｘ方向の寸法を増加し、ソース−ドレイン幅を延ばす
こともできる。論理回路においは、この比は10のオーダ
ーとされる。
第4G図に示されるように、マスク層はそのままとし、
トレンチ内にパンチ・スルー防止イオン打込み領域48が
形成される。このイオン打込みは、典型的には、このイ
オン打込み領域はチヤネル領域の表面の下に形成するの
が有利であるため比較的に高エネルギーにて遂行され
る。ここに示される例では、トランジスタはｎ−チヤネ
ルであるためパンチ・スルー防止イオン打込みには典型
的にはほう素が使用される。基板に対する典型的なドー
ピング レベルは1015とされ、イオン打込み領域48に対
する典型的なレベルは1016から1019の範囲とされる。イ
オン打込みのエネルギーは90kev以上のオーダー、ある
いは所望のイオン打込み深さに達するのに適当なエネル
ギーとされる。
この時点において、いき値調節イオン打込みが遂行さ
れる。本発明の一面によればこのイオン打込みがトレン
チの底が行なわれる。前述の特許はいき値調節イオン打
込み領域をトレンチの底あるいは側面に提供することを
示唆するが、その方法に関しては明確にされてない。イ
オン打込みビームではトレンチの側壁をドープするため
には確実さに欠け、トレンチの底へのイオン打込みは十
分に制御された環境下においてのみ可能となる。従つ
て、有効ないき値調節イオン打込みを達成するためには
以下の準備が必要である。基板の固有抵抗を最初いき値
の上方向への調節が可能な値に調節することが必要であ
り、また調節のためのイオン打込み種が基板をドープす
るのための種の同一であることが必要である。いき値を
下げるための調節が行なわれるときは、側壁を効果的に
ドープするための別の方法を使用すべきである。気相か
らのドーピングは側壁のドーピングには有効であるが、
必要とされる最終的な固有抵抗のレベルはコントロール
できない。このコントロールはソース ドレイン接合の
付近で重要である。
ここに示される例においては、トレンチが形成され、
マスクがそのままとされている状態、つまり、第4F図あ
るいは第4G図の段階において、オプシヨンとしてゲート
のいき値を調節するためにほう素の打込みが遂行され
る。この打込みは、例えば、30kevから100kevのエネル
ギーにて1016の濃度が達成される量で行なわれる。この
イオン打込みとパンチ・スルー防止イオン打込みを同時
に行なうことも可能である。
本発明の一面の基本を構成するこのイオン打込みステ
ツプは後の製造工程、つまり、ゲート トレンチを形成
するステツプ4Qにおいて形成することもできる。
第4F図内のマスク45がそのまま存在する47の所に示さ
れるエツチングされたトレンチは、好ましくは、GASAD
窓の中心に置かれるが、ソース ドレインに対する十分
なスペースが確保できるかぎり、点線47′に示されるよ
うに多少外れても良い。この構造の段階において、酸化
物マスク層45が、例えば、従来の、好ましくは、RIE技
法によつて除去される。ここで、エツチング停止層44の
機能が明確となる。これは層44が存在しないと酸化物マ
スク45のエツチングの際に除去されてしまう電界酸化物
層41が保護する。他の方法、例えば、酸化物マスクの変
わりに窒化物マスクを使用し、酸化物と炭化物の間のエ
ッチング速度の選択性に依存する方法も可能である。こ
こに説明の実施態様においては、必要であればここで窒
化物のエツチング停止層44が除去される。裸のシリコン
基板がRIE雰囲気に露出されるのを防ぐために、前述の
ごとく、好ましくは、この窒化物層の下にパツド酸化物
層43が形成される。窒化物際の除去の際にトレンチの望
ましくないエツチングを防ぐためにトレンチ内に仮りの
あるいは犠牲酸化物が形成される。この仮りの酸化物、
及びパツド酸化物は必要であればバツフアHFエツチング
を使用して除去することができる。
Ｘ−Ｘ図の説明に入いるが、第4H図にはトレンチ47を
持ち、マスク層が除去されたこの部分が示される。トレ
ンチ47（第4J図）を満すように誘電充填層49が形成され
る。この層は二酸化けい素などの材質をトレンチの幅を
二倍のオーダーの厚しに披着し、この層を周知のRIE技
法によつて基板40の表面まで平坦化することによつて形
成できる。第4J図にこの結果が示される。次に、第4K図
に示されるように、露出された基板部分の上に二酸化物
層50が形成され、この上に第4L図に示される構造を得る
ために第4C図との関連で説明されたのと類似の方でエツ
チング停止層51が披着される。第4M図に示されるように
マスク層52が形成され、そして第4N図に示されるように
ゲートのアウトラインに対応する窓53がパターン化され
る。このトレンチは酸化物充填物49の横方向の境界内の
概むね中央に位置される。マスク開口部はまた第4P図に
示されるようにＹ−Ｙ方向に充填層49の境界を越えて延
びる。この時点において、第4P図に示されるごとく、ソ
ース イオン打込み領域54及びドレイン トオン打込み
領域55を形成することもできる。これら領域は次に酸化
物で覆われ、第4Q図に示されるごとく、ゲート トレン
チ46が形成される。次に、Ｙ−Ｙ断面の第4R図で最も明
白なゲート構造が形成される。第4R図の構造では、エツ
チング停止層51を使用して厚い酸化物マスク層52が除去
されている。次に図示されるように、ゲート酸化物75が
形成される。この層は薄い、典型的には、0.02から0.1
μｍのオーダーの層である。必要であれば、二重誘電
体、例えば、二酸化けい素及び窒化けい素を使用するこ
ともできる。
次に、第4S図に示されるように、ゲート トレンチ内
に厚い層58が披着される。好ましくは、基板と熱化学的
に一致するポリシリコンがこの充填材質として使用され
る。ただし、必要であれば、他の導電材質を使用するこ
ともできる。層58の厚さはトレンチを満たすように選択
される。このポリシリコンが次に第4T図に示されるよう
に平坦化される。この時点において、窒化物層を除去す
ることもできる。ソース／ドレインの形成について前に
述べたが、この時点でこれを遂行することも可能であ
る。二酸化けい素あるいはｐ−ガラスの表面安定化層が
この構造の上に披着される。ソース、ゲート及びドレイ
ンへのコンタクト窓が従来の方法によつて形成される。
第4U図に完成された構造が斜視図にて簡略的に示され
る。
側壁ガードを形成するためのもう１つの方法は、側壁
の反転を防ぐために側壁を不純物にて選択的に高濃度に
ドープする方法である。ｎ−チヤネル デバイスでは、
側壁は、例えば、ほう素にてｐ−タイプにドープされ
る。トレンチ構造の反対側の側壁を選択的にドープする
技術は周知である。
ここでの説明は主にドープされたソース領域及びドレ
イン領域を持つトランジスタに関して行なわれたが、ト
レンチ ゲートを使用して単一トランジスタ メモリ
セルを形成することもできる。この場合、ドレインは典
型的にはこれと関連するコンデンサを持つ。トレンチ
コンデンサを持つメモリ セルを製造するための幾つか
の提案が行なわれており、これらデバイスとここで説明
のトレンチ ゲート構造とを組み合わせることも期待で
きる。
トレンチ ゲート トランジスタの幾つかの長所の中
の特に重要な事項として、ゲートを基板内に埋込むこと
による平坦な形状をあげることができる。この基本的な
トランジスタ構造を使用して、さまざまな新たな集積構
造を開発することも期待できる。例えば、１つの可能性
として、埋込みゲート トランジスタの上に第２のトラ
ンジスタを形成することも考えられる。この場合、この
２つのトランジスタが埋込ゲートを共有するよう設計す
ることも考えられる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−8072（ＪＰ，Ａ) 特開 昭50−93779（ＪＰ，Ａ) 特開 昭52−91381（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路デバイスを製造するための方法に
    おいて、該方法が： （ａ）半導体基板の表面内に実質的に垂直の対向する側
    壁の第１及び第２の対を持つトレンチを形成するステッ
    プ、 （ｂ）該トレンチの底と該第１の側壁の対を覆うゲート
    誘電層及び第２の対の側壁上に一対の側壁ガードを形成
    するステップであって、該側壁ガードが、該ガート誘電
    層よりも厚く形成され、 （ｃ）該ゲート誘電層上にゲート電極を形成するステッ
    プ、 （ｄ）該基板の表面内に該トレンチの第１の対向する側
    壁の対によって互いに分離されたソース領域及びドレイ
    ン領域を形成するステップ、及び （ｅ）該トレンチの底に周りの物質のドーピング レベ
    ルより高いドーピング レベルを持つイオン注入領域を
    形成し、該ソース領域とドレイン領域を分離するステッ
    プを含むことを特徴とする方法。
  2. 【請求項２】請求の範囲第１項に記載の方法において、
    ステップ（ｅ）において形成される該イオン注入領域が
    該トレンチの底よりかなり下に形成されることを特徴と
    する方法。
  3. 【請求項３】請求の範囲第１項に記載の方法において、
    ステップ（ｅ）において形成される該イオン注入領域が
    該トレンチ底或いは底の近くに形成されることを特徴と
    する方法。
  4. 【請求項４】半導体基板内に形成されたMOSトランジス
    タのソース領域、 該基板内に形成されたMOSトランジスタのドレイン領
    域、 該基板内に形成された実質的に垂直な側壁の対向する第
    １及び第２の対を持つ溝を含み該ソースとドレインを分
    離するトレンチ ゲート構造、 該トレンチの底及び該実質的に垂直な側壁の第１の対を
    覆う誘電層、 該側壁の第２の対上の一付の側壁ガードであって、該側
    壁ガードが該誘電層より厚く形成され、 該誘電層を覆うゲート電極、 該ソース、ドレイン及びゲートとコンタクトする電気コ
    ンタクト手段、及び 該トレンチの底に形成され、周りの基板物質より低い固
    有抵抗を持つイオン注入領域を含むことを特徴とするデ
    バイス。
  5. 【請求項５】請求の範囲第４項に記載のデバイスにおい
    て、該イオン注入領域が実質的に該トレンチの底のかな
    り下に形成されることを特徴とするデバイス。
  6. 【請求項６】請求の範囲第４項に記載のデバイスにおい
    て、該イオン注入領域が該トレンチの底の表面或いは表
    面付近に形成されることを特徴とするデバイス。
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