JP2790362B2 - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー，光電変
換装置，信号処理装置等の半導体集積回路装置に関し、
特にそのトランジスタ構造に関するものである。
換装置，信号処理装置等の半導体集積回路装置に関し、
特にそのトランジスタ構造に関するものである。
［従来の技術］ 近年高集積化への努力としてゲート長がサブミクロン
オーダーのMOSトランジスタの開発等、微細加工された
機能素子の実用化が望まれている。
オーダーのMOSトランジスタの開発等、微細加工された
機能素子の実用化が望まれている。
第14図ないし第16図は従来のMOSトランジスタの構造
を示す模式的断面図である。第14図はゲート201,酸化膜
202,ソース203およびドレイン204を有するシングルドレ
イン構造のＮ−MOSトランジスタで最も簡単な構造で、
製造プロセスも簡単である。しかし、微細化が進み、ゲ
ート長が約1.2μｍ以下になるとホットキャリヤによるM
OSトランジスタの動作の劣化が生じる。第15図はそれを
防ぐためにソース・ドレイン間の電界を緩和させる低濃
度領域205および206を設けたもので、LDD（lightly dop
ed drain）構造と呼ばれる。さらに微細化が最も進んで
いるDRAM用のLSIとして、第17図に示すような薄型トラ
ンジスタセル（TTC）が提案されている。TTCは、半導体
基板211に溝を設け、トランジスタとキャパシタを同時
に形成したものである。すなわち、溝内にゲート酸化膜
213を有し、チャンネル部214はゲート酸化膜213の側面
にある。ゲート212の下部の溝内には多結晶Si215が充填
堆積され、記憶用キャパシタの電極となり、その表面は
酸化され、キャパシタ用の誘電体膜216を構成する。埋
込みソース217は多結晶Si216の上部に形成されている。
さらに多結晶Siによるワード線218,ドレインおよびビッ
ト線としてのn+拡散層219を具え、隣接するセルとは分
離酸化膜220によって電気的に分離されている。絶縁膜2
21,層間絶縁膜222上には、それぞれ配線パターン223お
よび224が形成されている。このTTCはMOSトランジスタ
とキャパシタが上下方向に形成されているので面積が小
さく、かつα線の影響による誤動作が生じにくく、さら
に寄生トランジスタがないなどの利点を有している。
を示す模式的断面図である。第14図はゲート201,酸化膜
202,ソース203およびドレイン204を有するシングルドレ
イン構造のＮ−MOSトランジスタで最も簡単な構造で、
製造プロセスも簡単である。しかし、微細化が進み、ゲ
ート長が約1.2μｍ以下になるとホットキャリヤによるM
OSトランジスタの動作の劣化が生じる。第15図はそれを
防ぐためにソース・ドレイン間の電界を緩和させる低濃
度領域205および206を設けたもので、LDD（lightly dop
ed drain）構造と呼ばれる。さらに微細化が最も進んで
いるDRAM用のLSIとして、第17図に示すような薄型トラ
ンジスタセル（TTC）が提案されている。TTCは、半導体
基板211に溝を設け、トランジスタとキャパシタを同時
に形成したものである。すなわち、溝内にゲート酸化膜
213を有し、チャンネル部214はゲート酸化膜213の側面
にある。ゲート212の下部の溝内には多結晶Si215が充填
堆積され、記憶用キャパシタの電極となり、その表面は
酸化され、キャパシタ用の誘電体膜216を構成する。埋
込みソース217は多結晶Si216の上部に形成されている。
さらに多結晶Siによるワード線218,ドレインおよびビッ
ト線としてのn+拡散層219を具え、隣接するセルとは分
離酸化膜220によって電気的に分離されている。絶縁膜2
21,層間絶縁膜222上には、それぞれ配線パターン223お
よび224が形成されている。このTTCはMOSトランジスタ
とキャパシタが上下方向に形成されているので面積が小
さく、かつα線の影響による誤動作が生じにくく、さら
に寄生トランジスタがないなどの利点を有している。
［発明が解決しようとする課題］ しかしながら、上述した溝型トランジスタセルにも、
なお以下に述べる点において改善の余地がある。
なお以下に述べる点において改善の余地がある。
１） トランジスタ部のみをとってみても、アスペクト
比（溝深さ／開孔径）が約２程度あり、そのためSiエッ
チングで生ずる欠陥により歩留まりを低下させ、さらに
溝中に良質な絶縁膜の均一な形成が困難で信頼性上の問
題がある。
比（溝深さ／開孔径）が約２程度あり、そのためSiエッ
チングで生ずる欠陥により歩留まりを低下させ、さらに
溝中に良質な絶縁膜の均一な形成が困難で信頼性上の問
題がある。
２） さらにTTCで一般に用いられる制御電極部材であ
る多結晶シリコンは、不純物を最大限拡散させても抵抗
率は約1mΩcm以下にはできず、トランジスタのスピード
を決定する伝播，遅延時間を小さくすることはできなか
った。多結晶シリコンにかえシリサイド化（Si金属合
金）を用いても、抵抗率は約100〜200μΩcmであり、高
速，高歩留まりかつ高信頼性のトランジスタを得ること
はできなかった。
る多結晶シリコンは、不純物を最大限拡散させても抵抗
率は約1mΩcm以下にはできず、トランジスタのスピード
を決定する伝播，遅延時間を小さくすることはできなか
った。多結晶シリコンにかえシリサイド化（Si金属合
金）を用いても、抵抗率は約100〜200μΩcmであり、高
速，高歩留まりかつ高信頼性のトランジスタを得ること
はできなかった。
３） さらに一般に制御電極は半導体装置表面に一様に
堆積するため制御電極の表面は溝の凹凸そのものを反映
し、平坦化とは逆行するものである。つまり、この制御
電極の上に、堆積する配設の高信頼性を維持するために
は制御電極上の絶縁膜を厚くつけ、エッチバックという
手法で平坦化しなければならない。この手法は凹部にの
みレジストを厚く残し、rfプラズマ中においてレジスト
凹部の絶縁膜を同時に削る方法であり、MOSトランジス
タへrfの及ぼす影響はきわめて大きいので歩留まり，信
頼性を損う危険があった。
堆積するため制御電極の表面は溝の凹凸そのものを反映
し、平坦化とは逆行するものである。つまり、この制御
電極の上に、堆積する配設の高信頼性を維持するために
は制御電極上の絶縁膜を厚くつけ、エッチバックという
手法で平坦化しなければならない。この手法は凹部にの
みレジストを厚く残し、rfプラズマ中においてレジスト
凹部の絶縁膜を同時に削る方法であり、MOSトランジス
タへrfの及ぼす影響はきわめて大きいので歩留まり，信
頼性を損う危険があった。
本発明はこの様な技術課題を解決し、小面積でかつ表
面の平坦な半導体装置を提供することを目的とする。
面の平坦な半導体装置を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するために、本発明による半導
体装置は、半導体からなるソースおよびドレイン領域
と、ゲート絶縁膜と、ゲート電極領域とを有する半導体
装置において、前記ソースおよびドレイン領域と、前記
ゲート絶縁膜と、前記ゲート電極領域と、が基体の主面
に沿う方向に並置され、前記ゲート電極領域が前記基体
に埋込まれ、その下方に前記ソースおよびドレイン領域
と同じ導電型の高不純物領域が設けられ、前記ソースお
よびドレイン間を流れる電流が前記基体の表面に沿って
流れる電流成分と基体表面に対して垂直方向に流れる電
流成分を含むように構成されていることを特徴とする。
体装置は、半導体からなるソースおよびドレイン領域
と、ゲート絶縁膜と、ゲート電極領域とを有する半導体
装置において、前記ソースおよびドレイン領域と、前記
ゲート絶縁膜と、前記ゲート電極領域と、が基体の主面
に沿う方向に並置され、前記ゲート電極領域が前記基体
に埋込まれ、その下方に前記ソースおよびドレイン領域
と同じ導電型の高不純物領域が設けられ、前記ソースお
よびドレイン間を流れる電流が前記基体の表面に沿って
流れる電流成分と基体表面に対して垂直方向に流れる電
流成分を含むように構成されていることを特徴とする。
さらに、発明による半導体装置は、半導体からなるソ
ースおよびドレイン領域と、ゲート絶縁膜と、ゲート電
極領域とが、基本の主面に沿う方向に並置され、かつ前
記基本体に埋込まれている半導体装置において、埋込ま
れた前記ゲート電極領域の周囲のうち、前記ゲート絶縁
膜に接していない部分が前記ゲート絶縁膜より厚い絶縁
膜より厚い絶縁膜で囲まれて、前記ゲート電極領域が前
記基体と絶縁されていることを特徴とする。
ースおよびドレイン領域と、ゲート絶縁膜と、ゲート電
極領域とが、基本の主面に沿う方向に並置され、かつ前
記基本体に埋込まれている半導体装置において、埋込ま
れた前記ゲート電極領域の周囲のうち、前記ゲート絶縁
膜に接していない部分が前記ゲート絶縁膜より厚い絶縁
膜より厚い絶縁膜で囲まれて、前記ゲート電極領域が前
記基体と絶縁されていることを特徴とする。
［作 用］ 本発明によれば制御電極が半導体基体の表面から下部
へ埋めこまれているので、小面積でかつ表面が平坦なMO
Sトランジスタが実現でき、従って高速でかつ信頼性の
高いMOSトランジスタを得ることができる。
へ埋めこまれているので、小面積でかつ表面が平坦なMO
Sトランジスタが実現でき、従って高速でかつ信頼性の
高いMOSトランジスタを得ることができる。
［実施例］ 以下本発明について説明するが、本発明は以下に述べ
る実施例に限定することなく、本発明の目的が達成でき
る構成であればよい。
る実施例に限定することなく、本発明の目的が達成でき
る構成であればよい。
第１図は本発明の好ましい実施態様を説明する断面図
である。本発明はMOSトランジスタの制御電極７の一部
あるいは全部を半導体基体１の表面より埋設させて形成
し、MOSトランジスタのトランジスタ動作を行なうチャ
ンネル部分６の一部であるいは全部を該表面の下部に形
成するものである。
である。本発明はMOSトランジスタの制御電極７の一部
あるいは全部を半導体基体１の表面より埋設させて形成
し、MOSトランジスタのトランジスタ動作を行なうチャ
ンネル部分６の一部であるいは全部を該表面の下部に形
成するものである。
さらに、本発明は該制御電極の一部あるいは全部を選
択性を有する化学気相反応により選択的に堆積を行な
い、該半導体装置の表面を平坦に形成するものである。
択性を有する化学気相反応により選択的に堆積を行な
い、該半導体装置の表面を平坦に形成するものである。
第１図に示した実施態様例にはソース（ドレイン）5,
絶縁膜2,2′および配線層８が示されているが、本発明
がこのような構造に限定されないことは先に述べたとお
りである。
絶縁膜2,2′および配線層８が示されているが、本発明
がこのような構造に限定されないことは先に述べたとお
りである。
溝中に制御電極を形成し、かつ半導体装置表面の平坦
性を達成するためにはAl等の金属膜選択堆積法が有効で
ある。
性を達成するためにはAl等の金属膜選択堆積法が有効で
ある。
＜Al−CVD法の説明＞ 以下Al−CVD法について開孔内への堆積を中心に説明
するが、これは適宜本発明の技術思想に応じて適用可能
であり、ここでは本方法により形成される膜質が良いこ
とを理解するのに役立つであろう。
するが、これは適宜本発明の技術思想に応じて適用可能
であり、ここでは本方法により形成される膜質が良いこ
とを理解するのに役立つであろう。
（成膜方法） 本発明による電極の形成に好適な成膜方法について以
下に説明する。
下に説明する。
この方法は、上述した構成の電極を形成する為に開孔
へ導電材料を埋め込むのに適した成膜方法である。
へ導電材料を埋め込むのに適した成膜方法である。
本発明に好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基本上に表面反応により堆積膜を形成するものである
（以下Al−CVD法と称する）。
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基本上に表面反応により堆積膜を形成するものである
（以下Al−CVD法と称する）。
特に、原料ガスとしてモノメチルアルミニウムハイド
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH2ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、よい好ましくは260℃以上440
℃以下がよい。
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH2ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、よい好ましくは260℃以上440
℃以下がよい。
基本を上記温度範囲になるべく加熱する方法としては
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成の基体表面温度
をより好ましい温度範囲である260℃〜440℃とした時、
300Å〜5000Å／分という抵抗加熱の場合よりも高い堆
積速度で良質な膜が得られるのである。このような直接
加熱（加熱手段からのエネルギーが直接基体に伝達され
て基本自体を加熱する）の方法としては、例えば、ハロ
ゲンランプ、キセノンランプ等によるランプ加熱があげ
られる。また、間接加熱の方法としては抵抗加熱があ
り、堆積膜を形成すべき基体を支持するための堆積膜形
成用の空間に配設された基体支持部材に設けられた発熱
体等を用いて行うことが出来る。
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成の基体表面温度
をより好ましい温度範囲である260℃〜440℃とした時、
300Å〜5000Å／分という抵抗加熱の場合よりも高い堆
積速度で良質な膜が得られるのである。このような直接
加熱（加熱手段からのエネルギーが直接基体に伝達され
て基本自体を加熱する）の方法としては、例えば、ハロ
ゲンランプ、キセノンランプ等によるランプ加熱があげ
られる。また、間接加熱の方法としては抵抗加熱があ
り、堆積膜を形成すべき基体を支持するための堆積膜形
成用の空間に配設された基体支持部材に設けられた発熱
体等を用いて行うことが出来る。
この方法により電子供与性の表面部分と非電子供与性
の表面部分とが共存する基本にCVD法を適用すれば電子
供与性の基本表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確率の低減、アロイスパイク発生確率の低減
が達成されるのである。
の表面部分とが共存する基本にCVD法を適用すれば電子
供与性の基本表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確率の低減、アロイスパイク発生確率の低減
が達成されるのである。
これは、電子供与性の表面としての半導体や半導体か
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えらる。そして、半導体装
置の電極として採用した場合には従来考えられてきたAl
電極の概念を越えた従来技術では予想だにしなかった効
果が得られるのである。
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えらる。そして、半導体装
置の電極として採用した場合には従来考えられてきたAl
電極の概念を越えた従来技術では予想だにしなかった効
果が得られるのである。
以上のように電子供与性の表面例えば絶縁膜に形成さ
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。
たとえば、アルキルアルミニウムハイドライドのガス
と水素とに加えて SiH4、Si2H6、SI3H8、Si（CH3）４、SICl4、SiH2C
l2、SiHCl3等のSi原子を含むガスや、 TiCl4、TiBr4、Ti（CH3）４等のTi原子を含むガス
や、 ビスアセチルアセトナト銅Cu（C5H7O2）、ビスジピバ
ロイルメタナイト銅Cu（C11H19O2）２、ビスヘキサフル
オロアセチルアセトナト銅Cu（C5HF6O2）２等のCu原子
を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−TI、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を形成しても
よい。
と水素とに加えて SiH4、Si2H6、SI3H8、Si（CH3）４、SICl4、SiH2C
l2、SiHCl3等のSi原子を含むガスや、 TiCl4、TiBr4、Ti（CH3）４等のTi原子を含むガス
や、 ビスアセチルアセトナト銅Cu（C5H7O2）、ビスジピバ
ロイルメタナイト銅Cu（C11H19O2）２、ビスヘキサフル
オロアセチルアセトナト銅Cu（C5HF6O2）２等のCu原子
を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−TI、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を形成しても
よい。
また、上記Al−CVD法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO2等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO2等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。
このような金属膜とは、具体的には以下のとおりであ
る。選択堆積したAl、Al−Si、Al−Ti、Al−Cu、Al−Si
−Ti、Al−Si−Cuと非選択的に堆積したAl、Al−Si、Al
−Ti、Al−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ
等である。
る。選択堆積したAl、Al−Si、Al−Ti、Al−Cu、Al−Si
−Ti、Al−Si−Cuと非選択的に堆積したAl、Al−Si、Al
−Ti、Al−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ
等である。
非選択堆積のための成膜方法としては上述したAl−CV
D法以外のCVD法やスパッタリング法等がある。
D法以外のCVD法やスパッタリング法等がある。
（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置
について説明する。
について説明する。
第２ないし４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。
な金属膜連続形成装置を模式的に示す。
この金属連続形成装置は、第２図に示すように、ゲー
トバルブ310a〜310fによって互いに外気遮断下で連通可
能に連結されているロードロック室311、第１の成膜室
としてのCVD反応室312、Rfエッチング室313、第２の成
膜室としてのスパッタ室314、ロードロック室315とから
構成されており、各室はそれぞれ排気系316a〜316eによ
って排気され減圧可能に構成されている。ここで前記ロ
ードロック室311は、スループット性を向上させるため
に堆積処理前の基体雰囲気を排気後にH2雰囲気に置き換
える為の室である。次のCVD反応室312は基本上に常圧ま
たは減圧下で上述したAl−CVD法による選択堆積を行う
室であり、成膜のすべき基本表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライン31
9′より反応ガスとしての水素ガスが導入されるように
構成されている。次のRfエッチング室313は選択堆積後
の基体表面のクリーニング（エッチング）をAr雰囲気下
で行う為の室であり、内部には基体を少なくとも100℃
〜250℃の範囲で加熱可能な基体ホルダ320とRfエッチン
グ用電極ライン321とが設けられるとともに、Arガス供
給ライン322が接続されている。次のスパッタ室314は基
体表面にAr雰囲気下でスパッタリングにより金属膜を非
選択的に堆積する室であり、内部に少なくとも200℃〜2
50℃の範囲で加熱される基体ホルダ323とスパッタター
ゲット材324aを取りつけるターゲット電極324とが設け
られるとともに、Arガス供給ライン325が接続されてい
る。最後のロードロック室315は金属膜堆積完了後の基
本を外気中に出す前の調整室であり、雰囲気をN2に置換
するように構成されている。
トバルブ310a〜310fによって互いに外気遮断下で連通可
能に連結されているロードロック室311、第１の成膜室
としてのCVD反応室312、Rfエッチング室313、第２の成
膜室としてのスパッタ室314、ロードロック室315とから
構成されており、各室はそれぞれ排気系316a〜316eによ
って排気され減圧可能に構成されている。ここで前記ロ
ードロック室311は、スループット性を向上させるため
に堆積処理前の基体雰囲気を排気後にH2雰囲気に置き換
える為の室である。次のCVD反応室312は基本上に常圧ま
たは減圧下で上述したAl−CVD法による選択堆積を行う
室であり、成膜のすべき基本表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライン31
9′より反応ガスとしての水素ガスが導入されるように
構成されている。次のRfエッチング室313は選択堆積後
の基体表面のクリーニング（エッチング）をAr雰囲気下
で行う為の室であり、内部には基体を少なくとも100℃
〜250℃の範囲で加熱可能な基体ホルダ320とRfエッチン
グ用電極ライン321とが設けられるとともに、Arガス供
給ライン322が接続されている。次のスパッタ室314は基
体表面にAr雰囲気下でスパッタリングにより金属膜を非
選択的に堆積する室であり、内部に少なくとも200℃〜2
50℃の範囲で加熱される基体ホルダ323とスパッタター
ゲット材324aを取りつけるターゲット電極324とが設け
られるとともに、Arガス供給ライン325が接続されてい
る。最後のロードロック室315は金属膜堆積完了後の基
本を外気中に出す前の調整室であり、雰囲気をN2に置換
するように構成されている。
第３図は上述した成膜方法を適用するに好適な金属膜
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基本ホルダ312には基本を浮
かした状態で保持するツメ331が配設されていることで
ある。
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基本ホルダ312には基本を浮
かした状態で保持するツメ331が配設されていることで
ある。
このよう構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。
述した様に堆積速度をより一層向上させることが可能で
ある。
上記構成の金属膜連続形成装置は、実際的には、第４
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気をさらすことなく連続的
に移動させることができるようになっている。
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気をさらすことなく連続的
に移動させることができるようになっている。
（成膜手順） 本発明による電極および配線を形成する為の成膜手順
について説明する。
について説明する。
第６図は本発明による電極および配線を形成する為の
成膜手順を説明する為の模式的斜視図である。
成膜手順を説明する為の模式的斜視図である。
始めに概略を説明する。絶縁膜に開孔の形成された半
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。
次に、第３図及び第６図を参照しながら具体的に説明
する。まず基体の用意をする。基体としては、例えば単
結晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形
成されたものを用意する。
する。まず基体の用意をする。基体としては、例えば単
結晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形
成されたものを用意する。
第６図（Ａ）はこの基体一部分を示す模式図である。
ここで、401は伝導性基体としての単結晶シリコン基
体、402は絶縁膜（層）としての熱酸化シリコン膜であ
る。403および404は開孔（露出部）であり、それぞれ口
径が異なる。410は溝である。
ここで、401は伝導性基体としての単結晶シリコン基
体、402は絶縁膜（層）としての熱酸化シリコン膜であ
る。403および404は開孔（露出部）であり、それぞれ口
径が異なる。410は溝である。
基体上への第１配線層としての電極となるAl成膜の手
順は第３図をもってすれば次の通りである。
順は第３図をもってすれば次の通りである。
まず、上述した基体をロードロック室311に配置す
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10-8Torrに排気する。ただし
反応室312内の真空度は１×10-8Torrより悪くてもAlは
成膜出来る。
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10-8Torrに排気する。ただし
反応室312内の真空度は１×10-8Torrより悪くてもAlは
成膜出来る。
そして、ガスライン319からバブリングされたDMAHの
ガスを供給する。DMAHラインのキャリアガスにはH2を用
いる。
ガスを供給する。DMAHラインのキャリアガスにはH2を用
いる。
第２のガスライン319′は反応ガスとしてのH2用であ
り、この第２のガスライン319′からH2を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積される。
り、この第２のガスライン319′からH2を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積される。
所定の堆積時間が経過した後、DMAHの供給を一端停止
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O2（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O2（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。
このときの直接加熱による基本表面の温度は270℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内および溝内に選択的にAl膜405が堆積する
のである。
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内および溝内に選択的にAl膜405が堆積する
のである。
以上をコンタクトホール内に電極を形成する為の第１
成膜工程と称する。
成膜工程と称する。
上記第１成膜工程後、CVD反応室312を排気系316bによ
り５×10-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によりCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送し、排
気系316cによりRfエッチング室313を10-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10-1〜10-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。
り５×10-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によりCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送し、排
気系316cによりRfエッチング室313を10-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10-1〜10-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。
Rfエッチング室313において、Rfエッチングが終了し
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10-6T
orrまで排気し、かつスパッタ室314を５×10-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10-6T
orrまで排気し、かつスパッタ室314を５×10-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。
基体をスパッタ室314に搬送してから、スパッタ室314
をRfエッチング室313と同様に10-1〜10-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kmのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。
をRfエッチング室313と同様に10-1〜10-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kmのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。
基体上に5000Å程の金属膜を形成した後、アルゴンの
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN2ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN2ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。
以上の第2Al膜堆積工程によれば第６図（Ｃ）のよう
にSiO2膜402上にAl膜406を形成することができる。
にSiO2膜402上にAl膜406を形成することができる。
そして、このAl膜406を第６図（Ｄ）のようにパター
ニングすることにより所望の形状の配線を得ることがで
きる。
ニングすることにより所望の形状の配線を得ることがで
きる。
（実験例） 以下に、上記A1−CVD法が優れており、且つそれによ
り開孔内に堆積したALがいかに良質の膜であるかを実験
結果をもとに説明する。
り開孔内に堆積したALがいかに良質の膜であるかを実験
結果をもとに説明する。
まず基体としてＮ型単結晶シリコンウエハーの表面を
熱酸化して8000ÅのSiO2を形成し0.25μｍ×0.25μｍ角
から100μｍ×100μｍ角の各種口径の開孔をパターニン
グして下地のSi単結晶を露出させたものを複数個用意し
た。（サンプル１−１） これらを以下の条件によるA1−CVD法によりAl膜を形
成した。原料ガスとしてDMAH、反応ガスとして水素、全
圧力を1.5Torr、DMAH分圧を5.0×10-3Torrという共通条
件のもとで、ハロゲンランプに通電する電力量を調整し
直接加熱により基体表面温度を200℃〜490℃の範囲で設
定し成膜を行った。
熱酸化して8000ÅのSiO2を形成し0.25μｍ×0.25μｍ角
から100μｍ×100μｍ角の各種口径の開孔をパターニン
グして下地のSi単結晶を露出させたものを複数個用意し
た。（サンプル１−１） これらを以下の条件によるA1−CVD法によりAl膜を形
成した。原料ガスとしてDMAH、反応ガスとして水素、全
圧力を1.5Torr、DMAH分圧を5.0×10-3Torrという共通条
件のもとで、ハロゲンランプに通電する電力量を調整し
直接加熱により基体表面温度を200℃〜490℃の範囲で設
定し成膜を行った。
その結果を表１に示す。
表１から判るように、直接加熱による基体表面温度が
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。
基体表面温度が260℃〜440℃の範囲での開孔内のAl膜
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。
これに対して基体表面温度が200℃〜250℃では、膜質
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえなかった。
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえなかった。
また、基体表面温度が450℃以上になると、反射率が6
0％以下、１μｍ以上のヒロック密度が10〜104cm-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。
0％以下、１μｍ以上のヒロック密度が10〜104cm-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。
次に上述した方法がコンタクトホールやスルーホール
といった開孔にいかに好適に用いることができるかを説
明する。
といった開孔にいかに好適に用いることができるかを説
明する。
即ち以下に述べる材料からなるコンタクトホール／ス
ルーホール構造にも好ましく適用されるのである。
ルーホール構造にも好ましく適用されるのである。
上述したサンプル１−１にAlを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。
第１の基体表面材料としての単結晶シリコンの上に、
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。
このときの熱酸化SiO2膜の膜厚は8000Å、単結晶シリ
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
2（以下SiO2と略す）／単結晶シリコン”と表記するこ
ととする）。
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
2（以下SiO2と略す）／単結晶シリコン”と表記するこ
ととする）。
サンプル１−３は常圧CVDによって成膜したボロンド
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン、 サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン、 サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。
さらに以下に示す第１の基体表面材料（18種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非称晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モリブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO2,SiO2,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非称晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モリブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO2,SiO2,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。
次に、以上のようにAlを選択堆積させた基体に上述し
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。
その結果、スパッタリング法によるAl膜と、開孔内の
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。
実施例１ 第７図に本発明の実施例としてのNMOSトランジスタを
示す。第７図（ａ）はＰウエル1,フィールド酸化膜２で
囲まれた部分に形成されたNMOSトランジスタ３の平面
図，第７図（ｂ），（Ｃ）および（ｄ）は、それぞれ第
７図（ａ）のＡ−Ａ′,B−Ｂ′およびＣ−Ｃ′線に沿っ
た断面図である。
示す。第７図（ａ）はＰウエル1,フィールド酸化膜２で
囲まれた部分に形成されたNMOSトランジスタ３の平面
図，第７図（ｂ），（Ｃ）および（ｄ）は、それぞれ第
７図（ａ）のＡ−Ａ′,B−Ｂ′およびＣ−Ｃ′線に沿っ
た断面図である。
本NMOSトランジスタのソース4,ドレイン５は平面的に
離間した位置に配置されており、ソース4,ドレイン５の
それぞれに隣接してゲート酸化膜６が基体の表面から下
部へ垂直の方向へ配置されており、ゲート酸化膜６に隣
接しかつ基体表面からソース4,ドレイン５より深くまで
ゲート電極（制御電極）７が埋設して配置されており、
ソース４およびドレイン５の離間した間がチャネル９と
よばれるトランジスタ動作を行なう領域である。本トラ
ンジスタの表面は制御電極が埋めこまれているため略々
平坦である。
離間した位置に配置されており、ソース4,ドレイン５の
それぞれに隣接してゲート酸化膜６が基体の表面から下
部へ垂直の方向へ配置されており、ゲート酸化膜６に隣
接しかつ基体表面からソース4,ドレイン５より深くまで
ゲート電極（制御電極）７が埋設して配置されており、
ソース４およびドレイン５の離間した間がチャネル９と
よばれるトランジスタ動作を行なう領域である。本トラ
ンジスタの表面は制御電極が埋めこまれているため略々
平坦である。
本トランジスタは層間絶縁膜２′で表面を覆われソー
ス4,ドレイン５およびゲート電極から電極を引き出すた
めのコンタクトホールを介してAl等の金属配線８が引き
出されている。金属配線８の形成工程においてもコンタ
クトホール部でのAl埋没を防止するため、コンタクトホ
ール内にのみ、すなわち半導体基体上にのみAl等を選択
堆積し、コンタクトホールを埋め込んだ後、絶縁膜の表
面に配線材料を全面に堆積し、パターニングして配線を
形成する方法が有効である。
ス4,ドレイン５およびゲート電極から電極を引き出すた
めのコンタクトホールを介してAl等の金属配線８が引き
出されている。金属配線８の形成工程においてもコンタ
クトホール部でのAl埋没を防止するため、コンタクトホ
ール内にのみ、すなわち半導体基体上にのみAl等を選択
堆積し、コンタクトホールを埋め込んだ後、絶縁膜の表
面に配線材料を全面に堆積し、パターニングして配線を
形成する方法が有効である。
次に動作について説明する。
本発明によるMOSトランジスタはソース電極４とドレ
イン電極５の間のチャネル部９のコンダクタンスをゲー
ト電極７にて制御する素子である。ソース電極４とドレ
イン電極５との間に電圧VDが加わると （Cox:ゲート容量、μ：キャリア移動度、W:チャネル
巾、L:チャネル長、VT:國値電圧）なる式にもとづいて
電流が流れる。
イン電極５の間のチャネル部９のコンダクタンスをゲー
ト電極７にて制御する素子である。ソース電極４とドレ
イン電極５との間に電圧VDが加わると （Cox:ゲート容量、μ：キャリア移動度、W:チャネル
巾、L:チャネル長、VT:國値電圧）なる式にもとづいて
電流が流れる。
現在MOSトランジスタに要求されていることは１）小
さな面積の中にトランジスタを作りこむこと、２）高速
にトランジスタ動作を行なうことである。
さな面積の中にトランジスタを作りこむこと、２）高速
にトランジスタ動作を行なうことである。
本発明は上記二点に関して大幅な改良を行なったもの
であり、トランジスタの面積は従来の80％になった。ス
ピードに関しては大きな要素としてゲート電極の抵抗が
ある。従来より用いられていた多結晶Siゲートの場合は
30〜80Ω/cm2でありポリサイド化することによって２〜
５Ω/cm2が達成されているが、本発明の場合は１×10-5
Ω/cm2の低抵抗が実現できた。その理由は金属電極を直
接埋め込んであり、かつAlが単結晶構造を有すること、
さらに埋込み型のものであるため膜厚を充分に厚くとれ
ることである。
であり、トランジスタの面積は従来の80％になった。ス
ピードに関しては大きな要素としてゲート電極の抵抗が
ある。従来より用いられていた多結晶Siゲートの場合は
30〜80Ω/cm2でありポリサイド化することによって２〜
５Ω/cm2が達成されているが、本発明の場合は１×10-5
Ω/cm2の低抵抗が実現できた。その理由は金属電極を直
接埋め込んであり、かつAlが単結晶構造を有すること、
さらに埋込み型のものであるため膜厚を充分に厚くとれ
ることである。
実施例２ 第８図は本発明によるNMOSトランジスタの他の実施例
の平面図である。この実施例は、より一層の高速化を実
現するために、ゲート電極７とソース電極４およびドレ
イン電極５の間の重なり部を小さくして容量を減少させ
た例である。すなわち、ゲート電極７の配置を変えるこ
とによってチャネルを確保しながら、第７図に示した例
と比較して容量を減少することができた。
の平面図である。この実施例は、より一層の高速化を実
現するために、ゲート電極７とソース電極４およびドレ
イン電極５の間の重なり部を小さくして容量を減少させ
た例である。すなわち、ゲート電極７の配置を変えるこ
とによってチャネルを確保しながら、第７図に示した例
と比較して容量を減少することができた。
実施例３ 第９図にさらに他の実施例の平面図を示す。本実施例
は、チャネル部９が絶縁膜６を介してゲート電極７を構
成する部材と直接接触することがないように、多結晶Si
等10を介してゲート電極材を設置したものである。この
ような構成によって、ゲート電極部材が直接絶縁膜に拡
散することを防止し、かつゲート電極部材の仕事関数に
よらず、従来のプロセスで使われる多結晶Siを使用する
ことにより従来とまったく同様の特性を有するMOSトラ
ンジスタを得ることができ、さらにゲート電極の直接抵
抗が大幅に減少するため、微細で高速のMOSトランジス
タを得ることができた。
は、チャネル部９が絶縁膜６を介してゲート電極７を構
成する部材と直接接触することがないように、多結晶Si
等10を介してゲート電極材を設置したものである。この
ような構成によって、ゲート電極部材が直接絶縁膜に拡
散することを防止し、かつゲート電極部材の仕事関数に
よらず、従来のプロセスで使われる多結晶Siを使用する
ことにより従来とまったく同様の特性を有するMOSトラ
ンジスタを得ることができ、さらにゲート電極の直接抵
抗が大幅に減少するため、微細で高速のMOSトランジス
タを得ることができた。
実施例４ 第10図は本発明のさらに他の実施例の平面図である。
本実施例の平面図である。本実施例は、第10図に示した
例と比較してゲート電極７とＰウエル１との寄生容量を
さらに減少させるため、ゲート電極部材の埋込む部の開
孔の周辺三方向の酸化膜11を厚くし、寄生容量を大きく
減少させたものである。
本実施例の平面図である。本実施例は、第10図に示した
例と比較してゲート電極７とＰウエル１との寄生容量を
さらに減少させるため、ゲート電極部材の埋込む部の開
孔の周辺三方向の酸化膜11を厚くし、寄生容量を大きく
減少させたものである。
次に第10図に示した実施例の製造方法について述べ
る。第11図（ａ）〜第11図（ｇ）は第10図に示した実施
例のＡ−Ａ′線に沿った断面を示す。
る。第11図（ａ）〜第11図（ｇ）は第10図に示した実施
例のＡ−Ａ′線に沿った断面を示す。
まず従来の方法でＮ基体101に、Ｐウエル102を形成
し、基体表面の厚さ12000Åの酸化膜103を部分的に除去
した（第１図（ａ）） 次に12000Åの酸化膜103をマスクとしてCl2,CBrF3の
ガスを用いるRIE（反応性イオンエッチング）法により
基体をエッチングし、溝104を形成した。基体のエッチ
ング深さは３μｍである。（第11図（ｂ）） 次に上記酸化膜103を除去し、基本全面に厚さ1000Å
の熱酸化膜105およびSiN膜106を形成し、SiN膜を部分的
に除去した。（第11図（Ｃ）） 従来より用いられているLOCOS法により、SiN膜106の
除去された部分にのみフィールド酸化膜107を形成し
た。形成条件は02:2／分,H2:4／分；酸化温度1000
℃，膜厚は8000Åであった。その後SiN膜106を除去し
た。（第11図（ｄ）） 次にHF雰囲気にて基体上の酸化膜105を完全に除去し
た後、ゲート絶縁膜108を形成した。形成温度は850℃、
膜厚は180Åであった。MOSトランジスタのゲート電極の
一部として、多結晶Si109をゲート絶縁膜108の全面にSi
H4の熱分解により堆積し、CCl2F2雰囲気中にてRIEモー
ドで部分的に除去した。さらにMOSトランジスタのソー
ス・ドレイン拡散層110を形成するため、ヒ素を５×10
15イオン/cm2でイオン注入した。なお、ヒ素は多結晶Si
109にも注入され、多結晶Siの比抵抗を下げる役割もす
る。次にソース・ドレイン拡散層110を電気的に活性化
するためRTA（ラピッドサーマルアニール）法により100
0℃15秒の熱処理を行なった。（第11図（ｅ）） 次に上記多結晶Si109上にのみAl111を堆積した。
し、基体表面の厚さ12000Åの酸化膜103を部分的に除去
した（第１図（ａ）） 次に12000Åの酸化膜103をマスクとしてCl2,CBrF3の
ガスを用いるRIE（反応性イオンエッチング）法により
基体をエッチングし、溝104を形成した。基体のエッチ
ング深さは３μｍである。（第11図（ｂ）） 次に上記酸化膜103を除去し、基本全面に厚さ1000Å
の熱酸化膜105およびSiN膜106を形成し、SiN膜を部分的
に除去した。（第11図（Ｃ）） 従来より用いられているLOCOS法により、SiN膜106の
除去された部分にのみフィールド酸化膜107を形成し
た。形成条件は02:2／分,H2:4／分；酸化温度1000
℃，膜厚は8000Åであった。その後SiN膜106を除去し
た。（第11図（ｄ）） 次にHF雰囲気にて基体上の酸化膜105を完全に除去し
た後、ゲート絶縁膜108を形成した。形成温度は850℃、
膜厚は180Åであった。MOSトランジスタのゲート電極の
一部として、多結晶Si109をゲート絶縁膜108の全面にSi
H4の熱分解により堆積し、CCl2F2雰囲気中にてRIEモー
ドで部分的に除去した。さらにMOSトランジスタのソー
ス・ドレイン拡散層110を形成するため、ヒ素を５×10
15イオン/cm2でイオン注入した。なお、ヒ素は多結晶Si
109にも注入され、多結晶Siの比抵抗を下げる役割もす
る。次にソース・ドレイン拡散層110を電気的に活性化
するためRTA（ラピッドサーマルアニール）法により100
0℃15秒の熱処理を行なった。（第11図（ｅ）） 次に上記多結晶Si109上にのみAl111を堆積した。
その堆積法を以下に述べる。まず基本をCVD装置の反
応室内に設置し、反応室内を１×10-8Torr程度に排気し
た。そして供給ガスラインからDMAHを供給した。なお、
キャリアガスはH2を用いた。さらに別のガスラインから
反応ガスとしてのH2を270℃に加熱された基体上へ流し
た。この場合の典型的圧力は略々1.5TorrでありDMAHの
分圧は略々５×10-3Torrである。この手法によるとAlは
導電性を有する多結晶Si109上にのみ選択的に堆積し、
酸化膜108およびフィールド酸化膜107上には、堆積しな
い。よってAl111はMOSトランジスタのゲート電極の一部
を形成する。（第11図（ｆ）） 次に層間絶縁膜112としてBPSGを堆積し、電極を取り
出すためにコンタクトホール113を開孔し、上述したAl
−CVD法によってAl114をコンタクトホール113内に埋め
込んだ。（第11図（ｇ）） このようにして、第10図に示したMOSトランジスタが
作製された。
応室内に設置し、反応室内を１×10-8Torr程度に排気し
た。そして供給ガスラインからDMAHを供給した。なお、
キャリアガスはH2を用いた。さらに別のガスラインから
反応ガスとしてのH2を270℃に加熱された基体上へ流し
た。この場合の典型的圧力は略々1.5TorrでありDMAHの
分圧は略々５×10-3Torrである。この手法によるとAlは
導電性を有する多結晶Si109上にのみ選択的に堆積し、
酸化膜108およびフィールド酸化膜107上には、堆積しな
い。よってAl111はMOSトランジスタのゲート電極の一部
を形成する。（第11図（ｆ）） 次に層間絶縁膜112としてBPSGを堆積し、電極を取り
出すためにコンタクトホール113を開孔し、上述したAl
−CVD法によってAl114をコンタクトホール113内に埋め
込んだ。（第11図（ｇ）） このようにして、第10図に示したMOSトランジスタが
作製された。
実施例５ 第12図はさらに別の実施例を示している。第12図
（ａ）は平面図、第12図（ｂ）は等価回路を示す。この
実施例は二つのNMOSトランジスタを共通ゲート電極７に
よって接続した一つの例である。
（ａ）は平面図、第12図（ｂ）は等価回路を示す。この
実施例は二つのNMOSトランジスタを共通ゲート電極７に
よって接続した一つの例である。
実施例６ 第13図は、さらに別の実施例を示す。第13図（ａ）は
平面図、（ｂ）は断面図である。この実施例が第７図〜
第12図に示した実施形態と基本的に異なる点は、チャネ
ル部11および12が埋め込まれたゲート電極７にそって基
体表面に対して垂直の方向へ形成されている点である。
ゲート電極７に電圧VGが印加されると、ソース４からド
レイン５へ向う電流は矢印14の方向に流れて多結晶Siと
金属部材からなるゲート電極７の直下に設けられた高不
純物領域（n+）13に流れ込む。さらに電流はチャネル12
を通って、矢印15の方向へ流れ、ドレイン電極５へ流れ
込む。電流には表面に対して垂直方向へ流れる電流成分
と同時に、表面に沿って、第13図（ａ）に矢印16で示す
方向に流れる成分も存在する。
平面図、（ｂ）は断面図である。この実施例が第７図〜
第12図に示した実施形態と基本的に異なる点は、チャネ
ル部11および12が埋め込まれたゲート電極７にそって基
体表面に対して垂直の方向へ形成されている点である。
ゲート電極７に電圧VGが印加されると、ソース４からド
レイン５へ向う電流は矢印14の方向に流れて多結晶Siと
金属部材からなるゲート電極７の直下に設けられた高不
純物領域（n+）13に流れ込む。さらに電流はチャネル12
を通って、矢印15の方向へ流れ、ドレイン電極５へ流れ
込む。電流には表面に対して垂直方向へ流れる電流成分
と同時に、表面に沿って、第13図（ａ）に矢印16で示す
方向に流れる成分も存在する。
［発明の効果］ 以上説明したように、本発明によれば制御電極が半導
体基体の表面から下部へ埋め込まれているので、小面積
でかつ表面が平坦なMOSトランジスタが実現でき、従っ
て高速でかつ信頼性の高いMOSトランジスタを得ること
ができる。
体基体の表面から下部へ埋め込まれているので、小面積
でかつ表面が平坦なMOSトランジスタが実現でき、従っ
て高速でかつ信頼性の高いMOSトランジスタを得ること
ができる。
さらに請求項１の構成によれば、基体表面に沿った方
向と基体表面に垂直な方向との３次元のチャネルができ
るので、扱える電流を大きくすることができる。また、
請求項２の構成によれば、埋込まれたゲート電極領域の
周囲のうち、ゲート絶縁膜に接していない部分がゲート
絶縁膜より厚い絶縁膜で囲まれて、ゲート電極領域が基
体と絶縁されているので、寄生容量が小さくなり、高速
動作が可能になる。
向と基体表面に垂直な方向との３次元のチャネルができ
るので、扱える電流を大きくすることができる。また、
請求項２の構成によれば、埋込まれたゲート電極領域の
周囲のうち、ゲート絶縁膜に接していない部分がゲート
絶縁膜より厚い絶縁膜で囲まれて、ゲート電極領域が基
体と絶縁されているので、寄生容量が小さくなり、高速
動作が可能になる。
第１図は本発明の好適な実施態様を説明する断面図、 第２図〜第５図は本発明による半導体装置を製造するに
望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置を製造するのに適した
方法による第１配線層形成の様子を説明する為の模式的
斜視図、 第７図は本発明の実施例の平面図および断面図、 第８図〜第10図はそれぞれ本発明の他の実施例の平面
図、 第11図は第10図に示した実施例の製造方法を説明する模
式的断面図、 第12図は本発明のさらに他の実施例の平面図および等価
回路図、 第13図はさらに他の実施例の平面図および断面図、 第14図〜第16図はそれぞれ従来のMOSトランジスタの断
面図である。 ２……フィールド絶縁膜、 ３……MOSトランジスタ、 ４……ソース、 ５……ドレイン、 ６……ゲート絶縁膜、 ７……ゲート、 ８……配線、 ９……チャネル。
望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置を製造するのに適した
方法による第１配線層形成の様子を説明する為の模式的
斜視図、 第７図は本発明の実施例の平面図および断面図、 第８図〜第10図はそれぞれ本発明の他の実施例の平面
図、 第11図は第10図に示した実施例の製造方法を説明する模
式的断面図、 第12図は本発明のさらに他の実施例の平面図および等価
回路図、 第13図はさらに他の実施例の平面図および断面図、 第14図〜第16図はそれぞれ従来のMOSトランジスタの断
面図である。 ２……フィールド絶縁膜、 ３……MOSトランジスタ、 ４……ソース、 ５……ドレイン、 ６……ゲート絶縁膜、 ７……ゲート、 ８……配線、 ９……チャネル。
Claims (4)
- 【請求項１】半導体からなるソースおよびドレイン領域
と、ゲート絶縁膜と、ゲート電極領域とを有する半導体
装置において、前記ソースおよびドレイン領域と、前記
ゲート絶縁膜と、前記ゲート電極領域と、が基体の主面
に沿う方向に並置され、前記ゲート電極領域が前記基体
に埋込まれ、その下方に前記ソースおよびドレイン領域
と同じ導電型の高不純物領域が設けられ、前記ソースお
よびドレイン間を流れる電流が前記基体の表面に沿って
流れる電流成分と基本表面に対して垂直方向に流れる電
流成分を含むように構成されていることを特徴とする半
導体装置。 - 【請求項２】半導体からなるソースおよびドレイン領域
と、ゲート絶縁膜と、ゲート電極領域とが、基体の主面
に沿う方向に並置され、かつ前記基体に埋込まれている
半導体装置において、埋込まれた前記ゲート電極領域の
周囲のうち、前記ゲート絶縁膜に接していない部分が前
記ゲート絶縁膜より厚い絶縁膜で囲まれて、前記ゲート
電極領域が前記基体と絶縁されていることを特徴とする
半導体装置。 - 【請求項３】前記ゲート電極領域は、アルミニウムから
なる部分と前記ゲート絶縁膜に接する多結晶シリコンか
らなる部分を含むことを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】前記アルミニウムからなる部分はアルキル
アルミニウムハイドライドと水素とを利用したCVD法に
より堆積されたものであることを特徴とする請求項３に
記載の半導体装置。
Priority Applications (9)
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|---|---|---|---|
| JP2144544A JP2790362B2 (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
| KR1019910008738A KR950006482B1 (ko) | 1990-06-04 | 1991-05-28 | 개량된 절연게이트형 트랜지스터를 갖는 반도체장치 |
| MYPI91000958A MY107193A (en) | 1990-06-04 | 1991-05-31 | Semiconductor device having improved insulated gate type transistor. |
| CN91103681A CN1032173C (zh) | 1990-06-04 | 1991-06-03 | 具有改良的绝缘栅型晶体管的半导体器件 |
| DE69112713T DE69112713T2 (de) | 1990-06-04 | 1991-06-04 | Halbleiteranordnung mit verbessertem Transistor vom isolierten Gatetyp. |
| EP91305045A EP0460918B1 (en) | 1990-06-04 | 1991-06-04 | Semiconductor device having improved insulated gate type transistor |
| ES91305045T ES2076468T3 (es) | 1990-06-04 | 1991-06-04 | Dispositivo semiconductor que tiene un transistor mejorado con puerta aislada. |
| AT91305045T ATE127618T1 (de) | 1990-06-04 | 1991-06-04 | Halbleiteranordnung mit verbessertem transistor vom isolierten gatetyp. |
| US07/986,890 US5302846A (en) | 1990-06-04 | 1992-12-08 | Semiconductor device having improved vertical insulated gate type transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144544A JP2790362B2 (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
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|---|---|
| JPH0438877A JPH0438877A (ja) | 1992-02-10 |
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ID=15364769
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144544A Expired - Fee Related JP2790362B2 (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0460918B1 (ja) |
| JP (1) | JP2790362B2 (ja) |
| KR (1) | KR950006482B1 (ja) |
| CN (1) | CN1032173C (ja) |
| AT (1) | ATE127618T1 (ja) |
| DE (1) | DE69112713T2 (ja) |
| ES (1) | ES2076468T3 (ja) |
| MY (1) | MY107193A (ja) |
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| US5879971A (en) * | 1995-09-28 | 1999-03-09 | Motorola Inc. | Trench random access memory cell and method of formation |
| US5705409A (en) * | 1995-09-28 | 1998-01-06 | Motorola Inc. | Method for forming trench transistor structure |
| US5929476A (en) | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| DE19720193C2 (de) | 1997-05-14 | 2002-10-17 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| US5886382A (en) * | 1997-07-18 | 1999-03-23 | Motorola, Inc. | Trench transistor structure comprising at least two vertical transistors |
| US6500744B2 (en) | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| KR100445489B1 (ko) | 1999-11-15 | 2004-08-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 바이오 센서, 박막 전극 형성 방법, 정량 장치, 및 정량방법 |
| US7745289B2 (en) * | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US9590065B2 (en) | 2013-12-04 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with metal gate structure comprising work-function metal layer and work-fuction adjustment layer |
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| JPS57192080A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Semiconductor device |
| JPS59129472A (ja) * | 1983-01-14 | 1984-07-25 | Sanyo Electric Co Ltd | Ｍｏｓ型トランジスタ |
| JPS59228762A (ja) * | 1983-06-10 | 1984-12-22 | Hitachi Ltd | マルチゲ−トトランジスタ |
| US4786953A (en) * | 1984-07-16 | 1988-11-22 | Nippon Telegraph & Telephone | Vertical MOSFET and method of manufacturing the same |
| US4835585A (en) * | 1984-11-26 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench gate structures |
| DE3570557D1 (en) * | 1984-11-27 | 1989-06-29 | American Telephone & Telegraph | Trench transistor |
| JPS62136877A (ja) * | 1985-12-11 | 1987-06-19 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| GB2195663B (en) * | 1986-08-15 | 1990-08-22 | Nippon Telegraph & Telephone | Chemical vapour deposition method and apparatus therefor |
| US4835584A (en) * | 1986-11-27 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench transistor |
| US4910564A (en) * | 1987-07-01 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Highly integrated field effect transistor and method for manufacturing the same |
| JPS6421968A (en) * | 1987-07-17 | 1989-01-25 | Oki Electric Ind Co Ltd | Vertical type mosfet device and manufacture thereof |
| JPH01183855A (ja) * | 1988-01-18 | 1989-07-21 | Mitsubishi Electric Corp | Ｍｏｓ形トランジスタ |
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
| US4964080A (en) * | 1990-03-09 | 1990-10-16 | Intel Corporation | Three-dimensional memory cell with integral select transistor |
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1990
- 1990-06-04 JP JP2144544A patent/JP2790362B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-28 KR KR1019910008738A patent/KR950006482B1/ko not_active IP Right Cessation
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- 1991-06-03 CN CN91103681A patent/CN1032173C/zh not_active Expired - Fee Related
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- 1991-06-04 DE DE69112713T patent/DE69112713T2/de not_active Expired - Fee Related
- 1991-06-04 AT AT91305045T patent/ATE127618T1/de not_active IP Right Cessation
- 1991-06-04 EP EP91305045A patent/EP0460918B1/en not_active Expired - Lifetime
-
1992
- 1992-12-08 US US07/986,890 patent/US5302846A/en not_active Expired - Fee Related
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| EP0460918A2 (en) | 1991-12-11 |
| DE69112713D1 (de) | 1995-10-12 |
| MY107193A (en) | 1995-09-30 |
| EP0460918A3 (en) | 1992-05-06 |
| ATE127618T1 (de) | 1995-09-15 |
| DE69112713T2 (de) | 1996-02-22 |
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| ES2076468T3 (es) | 1995-11-01 |
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