JPH04226078A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04226078A
JPH04226078A JP12961291A JP12961291A JPH04226078A JP H04226078 A JPH04226078 A JP H04226078A JP 12961291 A JP12961291 A JP 12961291A JP 12961291 A JP12961291 A JP 12961291A JP H04226078 A JPH04226078 A JP H04226078A
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JP
Japan
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semiconductor device
electron
film
manufacturing
layer
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Application number
JP12961291A
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English (en)
Inventor
Shigeyuki Matsumoto
繁幸 松本
Hiroshi Yuzurihara
浩 譲原
Mamoru Miyawaki
守 宮脇
Jun Nakayama
潤 中山
Shunsuke Inoue
俊輔 井上
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Canon Inc
Original Assignee
Canon Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー，光電変換装置，信号処理装置等の半導体集
積装置の製造方法に関するものである。
【０００２】
【従来の技術】近年高集積化への努力としてゲート長が
サブミクロンオーダーのＭＯＳ　トランジスタの開発等
、微細加工された機能素子の実用化が望まれている。一
方、微細化に伴って、ドレイン近傍に電界が集中し易く
、耐圧特性の改善も望まれている。ドレイン部に高電圧
が印加されたときに、ドレイン近傍におけるアバランシ
ェ・ブレークダウンを防止するための方法として、ドレ
イン領域に隣接して低濃度のドレイン領域を設けてＬＤ
Ｄ（ライト　　ドープト　　ドレイン）構造にして、ド
レイン近傍の電界を緩和することが行われている。
【０００３】図１に、この従来法による低濃度ドレイン
領域の形成工程を模式的に示す。まず図１（ａ）に示す
ように、シリコン基板１にゲート絶縁膜２を形成した後
、ゲート多結晶シリコン膜３とレジスト４をパターニン
グしてレジスト４をマスクとして高濃度のリンを注入す
る。
【０００４】次に図１（ｂ）に示すように、レジスト５
を形成し、レジスト５をマスクとして低濃度のリンを注
入する。次に図１（ｃ）に示すように、通常行なわれて
いる方法によって中間絶縁膜６を形成後アニールし、ソ
ース領域７と高濃度ドレイン領域８および低濃度ドレイ
ン領域９，チャンネル領域１０と電極１１を形成する。
【０００５】しかしながら、上記従来例ではレジストを
マスクにしてシリコン基板１にドレイン領域８を形成す
るための不純物を注入した後、ドレイン領域８とチャン
ネル領域１０の間のシリコン基板１にドレイン領域８と
同じ導電型の不純物を注入して低濃度ドレイン領域９を
形成していた。従って、アラインメント精度によりチャ
ンネル領域１０とドレイン領域８に挟まれた低濃度ドレ
イン領域９の幅が変動し、ドレイン耐圧がばらつくのを
避けることができなかった。これについて詳述する。
【０００６】図２はオフセット量とドレイン耐圧との関
係を示したもので、ここでオフセット量Ｌ１　は図２（
ａ）に示すように、ゲート３の側壁から低濃度ドレイン
領域９と高濃度ドレイン領域８との境界に至る距離であ
る。ドレイン耐圧は図２（ｂ）に示すようにオフセット
量Ｌ１　に比例して増加する。従来の方法ではアライン
メント精度の標準偏差は０．３μｍである。従って、オ
フセット量Ｌ１　も０．３μｍのばらつきを避けること
ができず、その結果、ドレイン耐圧に約５Ｖのばらつき
をもたらすことになる。
【０００７】一方、従来技術では、配線遅延時間を短く
するために、ゲート電極およびその配線を改良し、それ
らの比抵抗を下げるように、ゲート電極および配線をシ
リサイド化（Ｓｉと金属の合金）あるいはポリサイド化
（多結晶Ｓｉとシリサイド膜の積層構造）することが提
唱されてきた。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うに、高スピード化のためのゲートのシリサイド化，ポ
リサイド化を行ったとしても、最近要求されるような微
細化されかつ高速駆動可能な半導体装置を歩留りよく製
造するには改善すべき点、すなわち、シリサイド化につ
いては （１）シリサイドの仕事関数によってＭＯＳの閾値電圧
（Ｖｔｈ）が変わること、 （２）シリサイドからの金属がゲート酸化膜５の中へ拡
散し、ＭＯＳトランジスターの劣化をまねくこと、等の
問題がある。
【０００９】一方、ポリサイド構造を用いた場合も、（
３）比抵抗が３Ω／□程度にしか下がらず十分とはいえ
ない。
【００１０】（４）多結晶Ｓｉとシリサイド界面に絶縁
膜あるいは不純物析出膜が存在すると、ゲート耐圧の大
幅な劣化あるいはペスト現象と称するシリサイド膜の剥
離が生ずる場合がある。
【００１１】本発明の一つの目的は、上記従来技術の問
題を解決して低濃度ドレイン領域を自己整合的に精度よ
く形成してドレイン耐圧を向上させた半導体装置を提供
することにある。
【００１２】本発明の別の目的は、上記従来技術におけ
る配線遅延時間の問題を解決して応答速度を向上した電
界効果トランジスターを有する半導体装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
、本発明による半導体装置は半導体基体の主面側に設け
られたソース領域およびドレイン領域と、ゲート絶縁膜
を介して前記主面上に設けられたゲート電極と、を有す
る電界効果トランジスターを含む半導体装置において、
前記ゲート電極が電子供与性表面を有する第１電極部と
、該第１電極部の該電子供与性表面に形成された金属と
からなる第２電極部と、を有することを特徴とする。
【００１４】本発明方法は半導体基体の主面側に設けら
れたソース領域およびドレイン領域と、ゲート絶縁膜を
介して前記主面側に設けられたゲート電極と、を有する
電界効果トランジスターを含む半導体装置の製造方法に
おいて、前記ゲート電極を構成するための電子供与性表
面を有する第１電極部を形成した後、前記第１電極部の
電子供与性表面に選択的に金属を堆積させ、前記金属を
マスクとして不純物を導入することを特徴とする。
【００１５】さらに本発明方法は半導体基体の表面に設
けた第１の絶縁膜上に電子供与性表面を有する第１の層
を形成する工程と、該第１の層の表面に非電子供与性表
面を有する第２の絶縁膜を設け、成形して該第１の層の
電子供与性表面を露出する工程と、前記第１の層の露出
した電子供与性表面上に金属からなる第２の層を選択的
に堆積する工程と、前記第２の層をマスクの一部として
高濃度の不純物を前記半導体基体にドーピングする工程
と、前記第２の層を除去し、前記第１の層をマスクの一
部として低濃度の不純物を前記半導体基体にドーピング
する工程とを有することを特徴とする。
【００１６】
【作用】本発明においては、ゲート多結晶Ｓｉの側壁に
金属を選択的に堆積させ、その金属層をマスクとして高
濃度ドレイン領域を形成し、しかる後、金属層マスクを
除去して低濃度ドレイン層を形成する。ゲート側壁の金
属層の選択堆積は特殊なＣＶＤ法によって行われ、その
厚さは精度よく制御され、堆積した金属層の結晶性がよ
く、しかもその表面は極めて平坦である。従って、低濃
度ドレイン領域を精度よく形成でき、ドレイン耐圧を改
善することができる。
【００１７】さらに、本発明によれば、例えば多結晶Ｓ
ｉゲート電極の側壁および上部に金属を選択的に堆積さ
せることによりマスクとなる側壁膜を、エッチバック工
程をもちいずに、形成できるため、側壁膜を均一に再現
性よく作ることができる。これにより特にホットエレク
トロン対策を施した比較的複雑なＬＤＤ構造といえども
安定に高歩留りで作ることができる。これに加えて、多
結晶Ｓｉと金属膜の積層によりゲート電極およびその配
線の比抵抗を大幅に低減させることができるため、応答
速度の早い半導体装置を提供できる。例えば、０．８μ
ｍゲートを例にとると、従来のポリサイドの場合は金属
合金層の幅は０．８μｍであるのに対し、上記実施例の
場合は側壁部も金属層であるため、金属層の幅が約２倍
であるため比抵抗値が約１／２に低減する。かつポリサ
イドのようにＳｉと金属の合金ではなく純金属が一部に
残るため比抵抗値を逓減できる。よって高速応答速度を
有するＭＯＳが安定して得られる。
【００１８】
【実施例】本発明の好適な実施態様は、ゲート絶縁型ト
ランジスターにおけるゲート電極として、半導体基体と
同一主成分からなる第１電極部を設け、該第１電極部の
上面および側面に金属からなる第１電極部を設けること
により閾値電圧，ゲート抵抗，ゲート耐圧を改善するも
のである。また、このような構成のゲート電極を形成す
るために第１電極部に金属を選択的に堆積させることで
、マスクを用いることのない容易な製造方法とするもの
である。
【００１９】特に、ＬＤＤ構造のトランジスターを製造
する際には第１電極部をマスクとしたセルフアラインに
よる低不純物濃度領域の形成と第２電極部をマスクとし
たセルフアラインによる高不純物濃度領域の形成とを行
うことができ、低コストで容易に歩留り良く製造するこ
とができるのである。
【００２０】図３を用いて、具体的に説明する。ここで
はＮチャネルＭＯＳトランジスターの１部を例にとって
説明するが、本発明はこれに限定されるものではない。
【００２１】まず、通常の半導体製造技術で用いられて
いる熱酸化法，ＬＯＣＯＳ法，熱拡散法，多結晶堆積法
，フォトリソグラフィー法等を用いてＳｉ基板主面側に
Ｐウエル５０１と、その中のフィールド酸化膜５０２で
囲まれたアクティブ部分およびゲート酸化膜５０３を介
して設けられた、多結晶Ｓｉからなるゲート電極５０４
を形成する。
【００２２】次いで、ゲート電極５０４をマスクとして
不純物をイオン注入し、低不純物濃度の拡散領域５０５
を形成する（図３（ａ））。
【００２３】次に例えば反応ガスとしてＷ（ＣＨ３　）
３　、およびＨ２　を用い、多結晶Ｓｉ膜５０４の側面
および上面にのみＷ膜５０６を選択的に堆積させる（図
３（ｂ））。
【００２４】次いでＷ膜５０６をマスクとしてイオン注
入を行うことにより、Ｗ膜５０６で覆われた部分５０５
′には不純物を注入せず、多結晶Ｓｉ膜５０４の側面よ
りも後退した領域に高不純物濃度拡散領域５０７を形成
する（図３（ｃ））。
【００２５】次に層間絶縁膜５０８を堆積させ、半導体
装置の製造に通常用いられるパターニング方法を用いて
、ソース・ドレインの電極部分にコンタクトホール５０
９を開孔させる。その後例えばアルキルアルミニウムハ
イドライドとしてのＤＭＡＨとＨ２　ガスとを用いて、
コンタクトホール５０９の中にのみＡｌを選択的に堆積
させる（図３（ｄ））。
【００２６】しかる後、例えばスパッタ法等により不図
示の配線を形成しＬＤＤ構造のＭＯＳトランジスターを
完成させる。
【００２７】図４は本発明の好ましい実施態様を示す模
式的断面図である。
【００２８】図４（ａ）に示すように、半導体基体１上
に絶縁膜２を形成し、その上に半導体基体１と同一材料
を主成分とする第１の層３を形成し、その表面に酸化膜
１２を形成した後所望の形状にパターニングする。半導
体基体１は例えばＳｉであり、第１の層３は例えば多結
晶Ｓｉである。次に第１の層３の側面に後に詳しく説明
する新規なＣＶＤ法によって第２の層として金属層１３
を選択的に堆積する。ついで高濃度ドープ領域を規定す
るためのレジスト５を設け、高濃度の不純物を例えばイ
オン注入法によって注入し、高濃度ドーブ領域８を形成
する。
【００２９】次に図４（ｂ）に示すように、金属層１３
を除去し、低濃度の不純物を注入して低濃度ドープ領域
９を形成する。図４にはｎ型のドーピングを示してある
が、ｐ型のドーピングも、勿論可能である。マスクとし
て用いられる金属層１３の材料としては、Ａｌ，Ａｌ合
金，Ｃｕ，Ｗ，Ｍｏまたはそれらの合金が好ましく用い
られる。
【００３０】＜Ａｌ−ＣＶＤ法の説明＞以下Ａｌ−ＣＶ
Ｄ法について開孔内への堆積を中心に説明するが、これ
は適宜本発明の技術思想に応じて適用可能であり、ここ
では本方法により形成される膜質が良いことを理解する
のに役立つであろう。
【００３１】（成膜方法）この方法は、上述した構成の
電極を形成する為に開孔へ導電材料を埋め込むのに適し
た成膜方法である。本発明に好適な成膜方法とは、アル
キルアルミニウムハイドライドのガスと水素ガスとを用
いて、電子供与性の基体上に表面反応により堆積膜を形
成するものである（以下Ａｌ−ＣＶＤ法と称する）。
【００３２】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここで
、Ａｌ選択堆積の際には直接加熱または間接加熱により
基体の表面温度をアルキルアルミニウムハイドライドの
分解温度以上４５０℃未満に保持することが好ましく、
より好ましくは２６０℃以上４４０℃以下がよい。
【００３３】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
【００３４】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
【００３５】ここで電子供与性表面とは電子供与性材料
によって形成された表面を言い、非電子供与性表面は非
電子供与性材料によって形成された表面を言う。これら
の材料について以下に詳述する。電子供与性の材料とは
、基体中に自由電子が存在しているか、もしくは自由電
子を意図的に生成せしめたかしたもので、基体表面上に
付着した原料ガス分子との電子授受により化学反応が促
進される表面を有する材料をいう。例えば一般に金属や
半導体がこれに相当する。また、金属もしくは半導体表
面に薄い酸化膜が存在しているものも基体と付着原料分
子間で電子授受により化学反応が生じ得るため、本発明
の電子供与性材料に含まれる。電子供与性材料の具体例
としては、例えば、ＩＩＩ族元素としてのＧａ，Ｉｎ，
Ａｌ等とＶ族元素としてのＰ，Ａｓ，Ｎ等とを組み合わ
せて成る二元系もしくは三元系もしくはそれ以上の多元
系のＩＩＩ−Ｖ族化合物半導体、または、単結晶シリコ
ン，非晶質シリコンなどの半導体材料。あるいは以下に
示す金属，合金，シリサイド等であり、例えば、タング
ステン，モリブデン，タンタル，銅，チタン，アルミニ
ウム，チタンアルミニウム，チタンナイトライド，アル
ミニウムシリコン銅，アルミニウムパラジウム，タング
ステンシリサイド，チタンシリサイド，アルミニウムシ
リサイド，モリブデンシリサイド，タンタルシリサイド
等が挙げられる。
【００３６】一方、非電子供与性材料とは、Ａｌあるい
は、Ａｌ−Ｓｉが選択的に堆積しない表面を形成する材
料であり、具体例としては、熱酸化，ＣＶＤ等により形
成された酸化シリコン，ＢＳＧ，ＰＳＧ，ＢＰＳＧ等の
ガラスまたは酸化膜，熱窒化膜や、プラズマＣＶＤ法，
減圧ＣＶＤ法，ＥＣＲ−ＣＶＤ法などにより形成された
シリコン窒化膜等が挙げられる。
【００３７】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。
【００３８】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
【００３９】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４　，Ｓｉ２　Ｈ６
　，Ｓｉ３　Ｈ８　，Ｓｉ（ＣＨ３　）４　，ＳｉＣｌ
４　，ＳｉＨ２　Ｃｌ２，ＳｉＨＣｌ３　等のＳｉ原子
を含むガスや、ＴｉＣｌ４　，ＴｉＢｒ４　，Ｔｉ（Ｃ
Ｈ３　）４　等のＴｉ原子を含むガスや、ビスアセチル
アセトナト銅Ｃｕ（Ｃ５　Ｈ７　Ｏ２　），ビスジピバ
ロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２　，
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５　
ＨＦ６　Ｏ２　）２　等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。
【００４０】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２　等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。
【００４１】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。
【００４２】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
【００４３】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。
【００４４】図５ないし図７に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。
【００４５】この金属膜連続形成装置は、図５に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１，第１の成膜室としてのＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，第２の成膜室としてのスパッタ
室３１４，ロードロック室３１５とから構成されており
、各室はそれぞれ排気系３１６ａ〜３１６ｅによって排
気され減圧可能に構成されている。ここで前記ロードロ
ック室３１１は、スループット性を向上させるために堆
積処理前の基体雰囲気を排気後にＨ２　雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりバブリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
Ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲＦエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ２　に置換するように構成されて
いる。
【００４６】図６は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図５と同じ部分については同一符号とする。図６の装
置が図２の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。
【００４７】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。
【００４８】上記構成の金属膜連続形成装置は、実際的
には、図７に示すように、搬送室３２６を中継室として
前記ロードロック室３１１，ＣＶＤ反応室３１２，ＲＦ
エッチング室３１３，スパッタ室３１４，ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図８中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２，ＲＦエッチング室３１３，スパッ
タ室３１４，ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。
【００４９】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。
【００５０】図９は本発明による電極および配線を形成
する為の成膜手順を説明する為の模式的斜視図である。
【００５１】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。
【００５２】次に、図６及び図９を参照しながら具体的
に説明する。まず基体の用意をする。基体としては、例
えば単結晶Ｓｉウエハ上に各口径の開孔の設けられた絶
縁膜が形成されたものを用意する。
【００５３】図９（Ａ）はこの基体の一部分を示す模式
図である。ここで、４０１は伝導性基体としての単結晶
シリコン基体、４０２は絶縁膜（層）としての熱酸化シ
リコン膜である。４０３および４０４は開孔（露出部）
であり、それぞれ口径が異なる。
【００５４】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図６をもってすれば次の通りである。
【００５５】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０−８
Ｔｏｒｒに排気する。ただし反応室３１２内の真空度は
１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜出来る。
【００５６】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ２　を用いる。
【００５７】第２のガスライン３１９′は反応ガスとし
てのＨ２　用であり、この第２のガスライン３１９′か
らＨ２　を流し、不図示のスローリークバルブの開度を
調整して反応室３１２内の圧力を所定の値にする。この
場合の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０−
３Ｔｏｒｒとする。その後ハロゲンランプ３３０に通電
しウエハを直接加熱する。このようにしてＡｌを選択的
に堆積させる。
【００５８】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ２　（熱酸化シリコン膜）の膜厚
と等しくなるまでの時間であり、実験によりあらかじめ
求めることが出来る。
【００５９】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図９（
Ｂ）に示すように開孔内に選択的にＡｌ膜４０５が堆積
するのである。
【００６０】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。
【００６１】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下の真
空度に到達するまで排気する。同時に、ＲＦエッチング
室３１３を５×１０−６Ｔｏｒｒ以下に排気する。両室
が上記真空度に到達したことを確認した後、ゲートバル
ブ３１０ｃが開き、基体を搬送手段によりＣＶＤ反応室
３１２からＲＦエッチング室３１３へ移動し、ゲートバ
ルブ３１０ｃを閉じる。基体をＲＦエッチング室３１３
に搬送し、排気系３１６ｃによりＲＦエッチング室３１
３を１０−６Ｔｏｒｒ以下の真空度に達するまで排気す
る。その後ＲＦエッチング用アルゴン供給ライン３２２
によりアルゴンを供給し、ＲＦエッチング室３１３を１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒ
Ｆエッチング用基体ホルダー３２０を２００℃程に保ち
、ＲＦエッチング用電極３２１へ１００ＷのＲｆパワー
を６０秒間程供給し、ＲＦエッチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエッチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ッチング深さは酸化物相当で約１００Å程度とする。な
お、ここでは、ＲＦエッチング室でＣＶＤ堆積膜の表面
エッチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
Ｆエッチングを行わなくてもかなわない。その場合、Ｒ
Ｆエッチング室３１３は、ＣＶＤ反応室３１２とスパッ
タ室３１４の温度差が大きく異なる場合、温度変化を短
時間で行なうための温度変更室として機能する。
【００６２】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０−６Ｔｏｒｒまで排気し、か
つスパッタ室３１４を５×１０−６Ｔｏｒｒ以下に排気
した後、ゲートバルブ３１０ｄを開く。その後、基体を
搬送手段を用いてＲＦエッチング室３１３からスパッタ
室３１４へ移動させゲートバルブ３１０ｄを閉じる。
【００６３】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし、基
体を載置する基体ホルダー３２３の温度を２００〜２５
０℃程に設定する。そして、５〜１０ｋｗのＤＣパワー
でアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０
．５％）等のターゲット材をアルゴンイオンで削りＡｌ
やＡｌ−Ｓｉ等の金属を基体上に１００００Å／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成する為の第２成
膜工程と称する。
【００６４】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止する
。ロードロック室３１１を５×１０−３Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ２　ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。
【００６５】以上の第２Ａｌ膜堆積工程によれば図９（
Ｃ）のようにＳｉＯ２　膜４０２上にＡｌ膜４０６を形
成することができる。
【００６６】そして、このＡｌ膜４０６を図９（Ｄ）の
ようにパターニングすることにより所望の形状の配線を
得ることができる。
【００６７】さらに図９（Ｅ）に示すように、ＳｉＯ２
　膜４０２上に単結晶または多結晶Ｓｉ４０７を形成し
、その表面を酸化膜４０８で覆って側面のみを露出させ
、ＤＭＡＨとＨ２　を用いたＣＶＤ法による堆積を行う
と、その側面にＡｌ膜が選択的に堆積する。
【００６８】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
【００６９】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ２　を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。
【００７０】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。
【００７１】その結果を表１に示す。
【００７２】
【表１】
【００７３】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。
【００７４】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。
【００７５】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。
【００７６】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４　ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。
【００７７】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。
【００７８】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。
【００７９】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
【００８０】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。
【００８１】このときの熱酸化ＳｉＯ２　膜の膜厚は８
０００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した（
以下このようなサンプルを“ＣＶＤＳｉＯ２　（以下Ｓ
ｉＯ２　と略す）／単結晶シリコン”と表記することと
する）。
【００８２】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。
【００８３】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２　，ＳｉＯ２　，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。
【００８４】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。
【００８５】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【００８６】図１０を参照して、本発明によるＭＯＳＦ
ＥＴの製造例を説明する。
【００８７】図１０（ａ）に示すようにシリコン基板１
にゲート絶縁膜２を厚さ１０００Å形成した後、ＣＶＤ
法によってゲート電極となる多結晶シリコン膜３を４０
００Å堆積し、さらにＣＶＤ法により酸化膜１２を５０
０Å堆積し、ホトリソグラフィによりゲート長が４μｍ
になるように、酸化膜１２と多結晶シリコン膜３を島状
にエッチングした。
【００８８】次に図１０（ｂ）に示すように前述したＤ
ＭＡＨとＨ２　を用いたＣＶＤ法によってＡｌ薄膜１３
を３分間堆積すると、多結晶シリコン膜の側面から９０
００Åの位置までＡｌ薄膜が選択的に堆積した。
【００８９】次に図１０（ｃ）に示すように、レジスト
１４を塗布してパターニングし、多結晶シリコン膜３の
片側のＡｌ薄膜をエッチングして除去した。
【００９０】次に図１０（ｄ）に示すように、レジスト
１４を除去した後、レジスト５を塗布してパターニング
しレジスト５および多結晶シリコン膜３とＡｌ薄膜１３
をマスクにしてリンを加速電圧１００ｋｅＶで１×１０
１５（個／ｃｍ２　）注入して、高濃度ドレイン領域８
を形成した。
【００９１】次に図１０（ｅ）に示すように、Ａｌ薄膜
１３をエッチングした後、レジスト５と多結晶シリコン
薄膜３をマスクにしてリンを１００ｋｅＶにて１×１０
１３（個／ｃｍ２　）注入して、低濃度ドレイン領域９
を形成した。
【００９２】次に図１０（ｆ）に示すように、レジスト
５を除去した後、通常行なわれている方法を用いて中間
絶縁膜６を８０００Å堆積した後、９５０℃でアニール
し、ソース領域７とドレイン領域８およぴ低濃度ドレイ
ン領域９，チャンネル領域１０と電極１１を形成した。
【００９３】このようにして形成された低濃度ドレイン
領域の寸法精度，すなわちオフセット量のばらつきは０
．０５〜０．１μｍであり、ドレイン耐圧のばらつきき
を２Ｖ以下とすることができた。
【００９４】以上の実施例ではゲート電極に基体の主成
分であるＳｉと主成分を同一とする多結晶シリコン膜を
使用する例について述べたが、通常ＭＯＳＦＥＴのゲー
ト電極として用いられている電極材料として非晶質シリ
コン，単結晶シリコンなどのシリコン材料、タングステ
ン（Ｗ），モリブデン（Ｍｏ），タンタル（Ｔａ），チ
タン（Ｔｉ）などの高融点金属または合金およびそのシ
リサイドでもよい。
【００９５】また図１０（ｃ）の工程を行なわずにソー
ス領域７側にもＡｌ薄膜１３を残して高濃度のイオン注
入を行ない、その後Ａｌ薄膜１３をエッチングして低濃
度のソース領域を形成してもよい。
【００９６】電極１１の形成はスパッタリング等の方法
によってもよいが、前述したＤＭＡＨとＨ２　を用いた
ＣＶＤ法によって、半導体基体上に選択的に堆積させる
と、結晶性の良好な電極を形成することができる。
【００９７】本発明による方法は、シリコン基板上に半
導体装置を形成する場合だけでなく、シリコン酸化膜や
石英基板などの絶縁基板上の半導体層に半導体装置を形
成する場合に用いることもでき、さらに、本発明による
方法は、高濃度ドープ領域と低濃度ドープ領域が隣接し
ている構造を有する半導体装置の作製に広く適用するこ
とができる。
【００９８】以上説明したように、本実施例によれば、
ゲート電極の側面に自己整合的にＡｌ薄膜を堆積し、そ
のＡｌ薄膜をマスクとして高濃度ドレイン領域形成のイ
オン注入を行い、その後Ａｌ薄膜を除去して低濃度ドレ
イン領域形成のイオン注入を行うので、低濃度ドレイン
領域の寸法精度を高め、その結果ドレイン耐圧を改善す
ることができる。
【００９９】上記実施例では、コンタクトホール内に導
電材を埋め込むのを例にＡｌ−ＣＶＤ法について説明し
たが、選択堆積に用いられる金属はＡｌに限定されるも
のではなく、Ａｌ以外にも表２に挙げた金属を用いるこ
とができる。
【０１００】
【表２】
【０１０１】例えば、Ｗ膜をＷ（ＣＨ３　）３　ガスと
水素ガスとを用いて、基体上に形成する場合、基体の表
面温度としてはＷ（ＣＨ３　）３　の分解温度以上７０
０℃未満が好ましいが、より好ましくは３５０℃以上４
００℃以下がよい。
【０１０２】これらの混合ガスの下で基体表面をランプ
加熱するようにすれば、高堆積速度で良質のＷ膜を形成
することができる。
【０１０３】この場合には、Ｗ膜形成時の基体表面温度
としてより一層好ましい３５０℃〜４５０℃とすること
により抵抗加熱の場合よりも３０００〜５０００Å／分
という高堆積速度で良質な膜が得られる。
【０１０４】上述した選択堆積法はコンタクトホールの
埋込みだけでなく、その優れた選択性を利用してゲート
電極を構成する半導体基体と同一主成分からなる第１電
極部の上面および側面に金属を選択的に堆積させること
ができるので上述したゲート電極構造を得るのに好まし
い方法である。この方法により堆積した金属膜は前述し
たコンタクトホール内の金属膜同様に半導体装置の電極
配線として望まれる優れた特性を有する。
【０１０５】次に、実施例としてインバータ回路の中の
ＮチャネルＭＯＳトランジスターの例を説明する。
【０１０６】図１１（ａ）はインバータ回路の平面図、
図１１（ｂ）はその回路図、図１２はインバータ回路の
ＮＭＯＳ部分として図１１（ａ）における線ＡＡに沿っ
た断面図である。
【０１０７】ＮＭＯＳはＰウエル５０１およびフィール
ド酸化膜５０２で囲まれた部分に配置され、ソース・ド
レイン間のゲート酸化膜５０３上に配置された多結晶Ｓ
ｉ等で構成される第１電極５０４に隣接した下方に低濃
度不純物拡散領域５０５が配置されている。そして該第
１電極の側面部と上面部を覆うように金属部材５０６と
してＷが選択的ＣＶＤ法により堆積され配置されてゲー
ト電極を構成している。該金属部材５０６に隣接した下
方には高濃度不純物拡散領域５０７が配置されており、
低濃度不純物拡散領域５０５と高濃度不純物拡散領域５
０７によりソース・ドレインが構成されている。このよ
うにソース・ドレインを構成する不純物濃度の異なる２
つの領域に対応してゲート電極としての第１電極５０４
と第２電極としての該ゲート電極を覆う金属部材５０６
とが設けられている。
【０１０８】本トランジスターは層間絶縁膜５０８で表
面を覆われ、ソース・ドレインから電極を引き出すため
のコンタクトホール５０９に埋め込まれたＡｌ等の導電
性の部材５１０を介して金属配線５１１と接続されてい
る。なお、この工程においてもコンタクトホール部での
Ａｌ埋没を防止するため、コンタクトホール内にのみＡ
ｌ等をＣＶＤ法により選択堆積し、コンタクトホールを
埋め込んだ後基体表面に配線材料を全面に堆積した後、
パターニングして配線を形成する方法が有効である。
【０１０９】次に動作について説明する。本発明による
ＭＯＳトランジスターは、ソース電極とドレイン電極の
間のチャネル部５１２のコンダクタンスをゲート電極５
０３および５０４にて制御する素子である。ソース電極
とドレイン電極との間に電圧ＶＤ　が加えられた時、ゲ
ート電極５０３および５０４に電圧ＶＧ　が加わると、
ＶＤ　＜ＶＧ　−Ｖｔｈのとき：
【０１１０】
【数１】
【０１１１】また、ＶＤ　＞ＶＧ　−Ｖｔｈのとき：
【
０１１２】
【数２】
【０１１３】（ＣＯＸ：ゲート容量、μ：キャリア移動
度、Ｗ：チャネル幅、Ｌ：チャネル長、Ｖｔｈ：閾値電
圧、ＶＤ　：ドレイン印加電圧）なる式にもとづいて電
流ＩＤ　が流れる。
【０１１４】ＭＯＳトランジスターに要求されることは
、 １）ソース・ドレイン間の電界強度を緩和し、ホットエ
レクトロンの発生を推させること ２）高速にトランジスター動作を行うこと３）上記特性
を満たすトランジスターが安定して作れることである。
【０１１５】本実施例では選択堆積法を用いることで、
Ｗ膜５０６を多結晶Ｓｉの上部・側部に１５００Åの膜
厚で均一に堆積させたため、低濃度不純物領域５０５が
チャネル部５１２の方向へ高不純物領域５０７よりもつ
き出し、このつき出しが略々０．１５μｍ程に均一なも
のとなるため、従来のエッチバック法に比較して飛躍的
に集積回路の歩留りを向上させることができる。またゲ
ート電極および配線は実質的に多結晶Ｓｉ，ＷＳｉ２　
，Ｗと三層構造を成しているが、Ｗが最終的に１２００
Å程存在するためゲート電極の抵抗も半減させることが
できる。
【０１１６】次に本例によるＮＭＯＳの製造方法を具体
的に説明する。説明にあたっては再び図３を参照しなが
ら行うものとする。
【０１１７】通常用いられている熱酸化法，ＬＯＣＯＳ
法，熱酸化法，多結晶堆積法，フォトリソグラフィー法
等を用いてＳｉ基板上にＰウエル５０１の形成と、フィ
ールド酸化膜５０２で囲まれたアクティブ部分およびゲ
ート酸化膜５０３の形成、多結晶Ｓｉからなるゲート電
極５０４を形成した。次いで、ゲート電極５０４をマス
クとして不純物をイオン注入し、低不純物拡散領域５０
５を形成した。イオン注入条件はリン２×１０１３イオ
ン／ｃｍ２　とし、熱処理条件は１０００℃で１５分と
した（図３（ａ））。
【０１１８】次に前述した選択堆積法の手法を用いて多
結晶Ｓｉ膜５０４上にＷ膜を堆積させた。具体的には反
応ガスとしてＷ（ＣＨ３　）３　、およびＨ２　を用い
、それぞれの分圧が２×１０４　Ｔｏｒｒ、および１．
５Ｔｏｒｒなる雰囲気中で基体を３８０℃に加熱し、多
結晶Ｓｉ膜５０４の側面および上面にのみＷ膜５０６を
堆積させた。Ｗ膜５０６の膜厚は多結晶Ｓｉ膜５０４の
側面および上面とも１５００Åと基体の全面において均
一であり、かつ基体間のばらつきも少なかった（図３（
ｂ））。
【０１１９】次いで通常用いられている方法でイオン注
入を行うことにより、Ｗ膜５０６で覆われた部分には不
純物を注入させずに、低不純物拡散領域５０５から略々
１５００Å後退した高不純物拡散領域５０７を形成でき
た。ここでは具体的には、ヒ素５×１０１５イオン／ｃ
ｍ２　を注入し、電気的な活性化を施すためにＲＴＡ（
ラピッドサーマルアニール）法により１０００℃の温度
で２０秒間の熱処理を行った（図３（ｃ））。
【０１２０】この熱処理によってＷの一部はＷＳｉ２　
化するが、最終的なプロファイルをＳＩＭＳを用いて分
析したところ、多結晶Ｓｉ膜３１００Å，ＷＳｉ２　膜
５００Å，Ｗ膜１２００Åなるデータが得られた。
【０１２１】次に層間絶縁膜としてＢＰＳＧ膜５０８を
８０００Åの膜圧で堆積させ、半導体装置の製造に通常
用いられる方法を用いて、ソース・ドレインの電極部分
にコンタクトホール５０９を開孔させた。その後ＤＭＡ
Ｈと、Ｈ２ガスとを用いて前述した選択堆積法の手法に
より、コンタクトホール５０９の中にのみＡｌを選択的
に堆積させた。なお、このときＤＭＡＨの分圧は１．５
×１０−４Ｔｏｒｒ、全圧は１．５Ｔｏｒｒ、基体温度
は２７０℃とした（図３（ｄ））。
【０１２２】しかる後、従来のスパッタ法により配線を
形成しＭＯＳ構造を完成させた。
【０１２３】上述した製造法により得られたＭＯＳトラ
ンジスター特性は表３に示すととりであった。
【０１２４】
【表３】
【０１２５】図３に示した例におけるＷ膜に代えて前述
した選択堆積法の手法を用いて、Ｔｉ，Ｃｕ，Ｗ，Ｍｏ
を金属部材として堆積させた。原料ガスとしてＴｉＣｌ
４　＋Ｈ２　，Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２　＋Ｈ２
　，Ｃｕ（Ｃ５　Ｈ７　Ｏ２　）２　＋Ｈ２　，ＷＦ６
　，Ｗ（Ｃ２　Ｈ５　）３　＋Ｈ２　，Ｍｏ（ＣＯ）６
　＋Ｈ２　を用いた。これにより、これらの金属部材を
用いて図３に示した例と同様の良好な結果が得られるこ
とがわかった。
【０１２６】図３に示したＷ膜に代えてＡｌ膜を金属部
材として堆積させた。
【０１２７】具体的には、ＤＭＡＨの分圧を１．５×１
０−４Ｔｏｒｒ、Ｈ２　の分圧を１．５Ｔｏｒｒ、基体
温度を２７０℃に設定し、Ａｌ膜を２０００Åの膜厚で
堆積させ、実施例１と同様に、高不純物拡散領域を形成
するためのイオン注入を施した後、拡散炉を用いて８５
０℃の温度で１０分間の熱処理を行った。堆積したＡｌ
はこの熱処理で一部合金化し、一部は蒸発したが、高不
純物拡散領域と低不純物拡散領域の接合面は略々０．１
５μｍ離間して形成でき、ホットエレクトロンによるＭ
ＯＳの劣化を防ぐのに充分なＬＤＤ構造を有するＭＯＳ
が安定して作れた。
【０１２８】
【発明の効果】以上説明したように、本実施例によれば
、例えば多結晶Ｓｉゲート電極の側壁および上部に金属
を選択的に堆積させることによりＬＤＤの重要な要素で
ある側壁膜をエッチバックをもちいずに、形成できるた
め、側壁膜を均一に安定的に作ることができる。これに
よりホットエレクトロン対策を施したＬＤＤ構造を安定
的に高歩留りで作れる。また、平坦性の良好な素子も得
られる。これに加えて、多結晶Ｓｉと金属膜の積層によ
りゲート電極およびその配線の比抵抗を大幅に低減させ
ることができるため、応答速度の早い半導体装置を提供
できる。また、ゲート電極上への金属の堆積とコンタク
トホールへの導電材の埋め込みとを選択堆積法を用いて
行うことにより、素子の小型化を図ることができる。
【図面の簡単な説明】
【図１】従来例を説明する断面図である。
【図２】オフセット量とドレイン耐圧の関係を示す図で
ある。
【図３】本発明の半導体装置の製造工程を示す模式図で
ある。
【図４】本発明の好ましい実施態様例を示す模式的断面
図である。
【図５】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図６】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図７】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図８】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す図である。
【図９】本発明による半導体装置の製造方法による第１
配線層形成の様子を説明するための模式的斜視図である
。
【図１０】本発明の実施例を説明する模式的断面図であ
る。
【図１１】本発明を用いたインバータ回路の平面的模式
図およびインバータ回路図である。
【図１２】図１１（ａ）のＮＭＯＳ部分としてのＡ−Ａ
′線に沿った断面を示す断面図である。
【符号の説明】
１　　シリコン基板 ２　　ゲート絶縁膜 ３　　多結晶シリコン膜 ４，５，１４　　レジスト ６　　中間絶縁膜 ７　　ソース領域 ８　　ドレイン領域 ９　　低濃度ドレイン領域 １０　　チャンネル領域 １１　　電極 １２　　酸化膜 １３　　Ａｌ薄膜 ３１０ａ〜３１０ｆ　　ゲートバルブ ３１１　　ロードロック室 ３１２　　ＣＶＤ反応室 ３１３　　エッチング室 ３１４　　スパッタ室 ３１５　　ロードロック室 ３１６ａ〜３１６ｅ　　排気系 ３１８　　基体ホルダー ３１９　　原料ガス供給ライン ３２０　　基体ホルダー ３２１　　電極ライン ３２２　　Ａｒガス供給ライン ３２３　　基体ホルダー ３２４　　ターゲット電極 ３２５　　Ａｒガス供給ライン ３２６　　搬送室 ３２７　　アーム ３３０　　ハロゲンランプ ３３１　　ツメ ４０１　　単結晶シリコン基体 ４０２　　絶縁層 ４０３，４０４　　開孔部 ４０５，４０６　　Ａｌ膜 ５０１　　Ｐウエル ５０２　　フィールド酸化膜 ５０３　　ゲート酸化膜 ５０４　　ゲート電極 ５０５　　低不純物拡散領域 ５０６　　Ｗ膜 ５０７　　高不純物拡散領域 ５０８　　層間絶縁膜 ５０９　　コンタクトホール ５１０　　導電材 ５１１　　金属配線 ５１２　　チャネル部

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基体の主面側に設けられたソー
    ス領域およびドレイン領域と、ゲート絶縁膜を介して前
    記主面上に設けられたゲート電極と、を有する電界効果
    トランジスターを含む半導体装置において、前記ゲート
    電極が電子供与性表面を有する第１電極部と、該第１電
    極部の該電子供与性表面に形成された金属とからなる第
    ２電極部と、を有することを特徴とする半導体装置。
  2. 【請求項２】　　前記ソース領域と前記ドレイン領域と
    の少なくともいずれか一方が不純物濃度の異なる２つの
    領域を含むことを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】　　前記電子供与性表面は前記半導体基体
    と同一主成分により成る材料によって形成されることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】　　前記第１電極部は、その上面に電子供
    与性表面を有することを特徴とする請求項１に記載の半
    導体装置。
  5. 【請求項５】　　前記第１電極部はその側面に電子供与
    性表面を有することを特徴とする請求項１に記載の半導
    体装置。
  6. 【請求項６】　　前記金属の材料は、Ａｌ，Ｔｉ，Ｃｕ
    ，Ｗ、およびＭｏから成る群より選択することを特徴と
    する請求項１に記載の半導体装置。
  7. 【請求項７】　　前記半導体装置は、インバータ回路に
    使用されるＮ−ＭＯＳであることを特徴とする請求項１
    に記載の半導体装置。
  8. 【請求項８】　　半導体基体の主面側に設けられたソー
    ス領域およびドレイン領域と、ゲート絶縁膜を介して前
    記主面側に設けられたゲート電極と、を有する電界効果
    トランジスターを含む半導体装置の製造方法において、
    前記ゲート電極を構成するための電子供与性表面を有す
    る第１電極部を形成した後、前記第１電極部の電子供与
    性表面に選択的に金属を堆積させ、前記金属をマスクと
    して不純物を導入することを特徴とする半導体装置の製
    造方法。
  9. 【請求項９】　　前記金属はアルキルアルミニウムハイ
    ドライドのガスおよび水素ガスを用いてＣＶＤ法により
    形成される請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】　　前記金属をマスクとした不純物の導
    入により、前記ソース領域と前記ドレイン領域との少な
    くともいずれか一方に不純物濃度の高い領域を形成する
    請求項８に記載の半導体装置の製造方法。
  11. 【請求項１１】　　前記電子供与性表面は前記半導体基
    体と同一主成分からなる材料によって構成されることを
    特徴とする請求項８に記載の半導体装置の製造方法。
  12. 【請求項１２】　　前記第１の電極は、側面および／ま
    たは上面に電子供与性表面を有することを特徴とする請
    求項８に記載の半導体装置の製造方法。
  13. 【請求項１３】　　前記金属の材料は、Ａｌ，Ｔｉ，Ｃ
    ｕ，Ｗ、およびＭｏからなる群より選択することを特徴
    とする請求項８に記載の半導体装置の製造方法。
  14. 【請求項１４】　　前記金属は、原料ガスとしてＴｉＣ
    ｌ４　およびＨ２　，（Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２
    　およびＨ２　，Ｃｕ（Ｃ５　Ｈ７　Ｏ２　）２　およ
    びＨ２　，ＷＦ６，Ｗ（Ｃ２　Ｈ５　）３　およびＨ２
    　、またはＭｏ（ＣＯ）６　およびＨ２　を用いてＣＶ
    Ｄ法によって形成することを特徴とする請求項８に記載
    の半導体装置の製造方法。
  15. 【請求項１５】　　半導体基体の表面に設けた第１の絶
    縁膜上に電子供与性表面を有する第１の層を形成する工
    程と、該第１の層の表面に非電子供与性表面を有する第
    ２の絶縁膜を設け、成形して該第１の層の電子供与性表
    面を露出する工程と、前記第１の層の露出した電子供与
    性表面上に金属からなる第２の層を選択的に堆積する工
    程と、前記第２の層をマスクの一部として高濃度の不純
    物を前記半導体基体にドーピングする工程と、前記第２
    の層を除去し、前記第１の層をマスクの一部として低濃
    度の不純物を前記半導体基体にドーピングする工程とを
    有することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】　　前記第２の層の堆積がジメチルアル
    ミニウムハイドライドと水素とを用いたＣＶＤ法による
    ＡｌまたはＡｌを主成分とする合金の堆積であることを
    特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 【請求項１７】　　前記第１の層がゲート多結晶シリコ
    ンであり、前記高濃度不純物および低濃度不純物のドー
    ピンク工程がそれぞれ高濃度ドレイン領域および低濃度
    ドレイン領域の形成工程であることを特徴とする請求項
    １５または１６に記載の半導体装置の製造方法。
  18. 【請求項１８】　　前記電子供与性表面は、前記半導体
    基体と主成分が同じ材料によって構成することを特徴と
    する請求項１５に記載の半導体装置の製造方法。
  19. 【請求項１９】　　前記第１の層は、側面に、前記第２
    の絶縁膜に被覆されずに露出されるべき電子供与性表面
    を有することを特徴とする請求項１５に記載の半導体装
    置の製造方法。
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