KR20040007989A - 비트라인 콘택 저항 감소 방법 - Google Patents

비트라인 콘택 저항 감소 방법 Download PDF

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Abstract

본 발명은 비트라인 콘택 형성 공정에서 저항을 감소시킬 수 있는 비트라인 콘택 저항 감소방법에 관해 개시한 것으로서, 불순물영역을 포함한 실리콘기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 알.에프 식각하여 불순물영역을 노출시키는 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 포함한 기판 전면에 플라즈마 상태의 PH3가스를 공급하는 단계와, 결과물 전면에 Ti막 및 TiN막을 차례로 형성하고 나서, 열처리하여 TiSi2막을 형성하는 단계와, TiSi2막을 포함한 기판 전면에 비트라인용 텅스텐막을 형성하는 단계를 포함한다.

Description

비트라인 콘택 저항 감소 방법{method for decreasing contact resistance of bit line}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 구체적으로는 비트라인 콘택 형성 공정에서 저항을 감소시킬 수 있는 비트라인 콘택 저항 감소방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 정션 깊이가 얕아지고, 정션 내에 존재하는 볼순물 농도 역시 점차 감소해가는 추세이고, 이에 따라, 정션과 비트라인 콘택 저항이 점차 높아지는 경향이 있다. 또한, 콘택 크기 역시 감소하여 접촉 면적 감소로 인해 더욱더 저항이 높아지는 실정이다.
특히, P형 정션에 존재하는 B 이온의 열처리 과정에서 금속 내부로 확산되어 계면에서의 불순물 농도가 감소하기
도 1a 내지 도 1c는 종래 기술에 따른 비트 라인 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 비트 라인 형성 방법은, 도 1a에 도시된 바와 같이, 먼저게이트 전극(미도시) 및 소오스 또는 드레인의 불순물영역(2)을 포함한 트랜지스터(미도시)가 제조된 반도체 기판(1)을 제공한다. 이때, 상기 불순물영역(2)은 보론(boron) 등의 P타입 도판트가 주입되어 있다.
이어, 상기 실리콘기판(1) 상에 층간절연막(4)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 층간절연막을 식각하여 불순물영역(2)을 노출시키는 비트라인 콘택(3)을 형성한다. 이때, 도면에서, 트랜지스터가 제조된 기판(10)과 층간절연막(4) 사이에는 셀격리를 위한 셀격리용 질화막(5) 및 산화막(7)을 개재된다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 비트라인 콘택(3)을 포함한 층간절연막(4) 전면에 베리어 금속막(11)을 형성한다. 상기 베리어 금속막(11)은 이 후의 공정에서 비트라인용 텅스텐막의 원료인 WF6 기체가 기판의 실리콘(Si)과 만나 불필요한 반응을 일으키는 것을 막기 위해 것으로서, Ti막(6) 및 TiN막(8)을 순차적으로 증착하여 형성한다.
이 후, 상기 결과물에 급속 열처리(20)를 진행함으로서 비트라인 콘택(3)에 의해 노출된 기판의 실리콘(Si)과 Ti막(6)이 서로 반응하여 티타늄 실리사이드(TiSi2)막(12)을 형성한다. 이때, 상기 티타늄 실리사이드(TiSi2)막(12)은 실리콘기판과 후속 공정에서 형성될 비트라인 간의 저항을 감소시키는 역할을 한다.
이어, 도 1c에 도시된 바와 같이, 상기 TiN막(8)을 포함한 기판 전면에 비트라인용 텅스텐막(10)을 형성한다. 이때, 텅스텐막(10)은 매립 특성이 우수한 화학기상증착(Chemical Vapor Deposition) 공정에 의해 형성한다.
그러나, 종래의 기술에서는, Ti와 실리콘 계면에서 TiSi2가 형성됨으로서, 불순물영역 내의 보론이온이 금속 내부로 확산되어 금속-실리콘 계면에서의 보론 도판트가 감소하게 되며, 이로 인해 저항이 증가되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 불순물영역 내의 보론 이온 확산을 억제함으로서, 비트라인 콘택 저항을 감소시킬 수 있는 비트라인 콘택 저항 감소 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 비트라인 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 비트라인 콘택 저항 감소 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 실리콘기판 102. 불순물영역
103. 비트라인 콘택 104. 층간절연막
105. 산화막 106. Ti막
107. 셀격리용 질화막 108. TiN막
109. 베리어 금속막 110. 텅스텐막
112. TiSi2막 120 급속열처리
130. 플라즈마 상태의 PH3가스 공급
상기 목적을 달성하기 위한 본 발명에 따른 비트라인 콘택 저항 감소 방법은, 불순물영역을 포함한 실리콘기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 알.에프 식각하여 불순물영역을 노출시키는 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 포함한 기판 전면에 플라즈마 상태의 PH3가스를 공급하는 단계와, 결과물 전면에 Ti막 및 TiN막을 차례로 형성하고 나서, 열처리하여 TiSi2막을 형성하는 단계와, TiSi2막을 포함한 기판 전면에 비트라인용 텅스텐막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 플라즈마 상태의 PH3가스를 공급 단계는, CVD용 챔버 및 RTP방식 중 어느 하나를 이용하는 것이 바람직하며, CVD용 챔버를 이용할 경우 상기 가스 공급은 350℃ 이상의 온도를 유지하고, RTP 방식을 이용할 경우 상기 가스 공급은 650℃ 이상의 온도에서 진행한다.
또한, 상기 플라즈마 상태의 PH3가스 공급 공정, Ti막 및 TiN막 형성 공정은 대기 노출없이 인-시튜로 진행하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 비트라인 콘택 저항 감소 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 비트라인 콘택 저항 감소 방법은, 도 2a에 도시된 바와 같이, 먼저 게이트 전극(미도시) 및 소오스 또는 드레인의 불순물영역(102)을 포함한 트랜지스터가 제조된 실리콘기판(100)을 제공한다. 이어, 상기 기판 전면에 산화막(미도시), 실리콘 질화막(미도시) 및 층간절연막(104)을 차례로 형성한 후, 포토리쏘그라피 공정에 의해 상기 막들을 알.에프 식각하여 불순물영역(102)을 노출시키는 비트라인 콘택(103)을 형성한다. 이때, 상기 잔류된 실리콘 질화막(107)은 셀격리용 스페이서로서의 역할을 한다. 또한, 상기 알.에프(R.F) 식각 공정은, 아르곤(Ar) 가스를 5sccm 으로 공급하고, 하부전극의 전력을 0.5KW로 하고 상부 전극의 전력을 0.17KW으로 진행함으로서, 500Å 두께 미만으로 식각되도록 한다. 상기 알.에프 식각 공정을 통해 비트라인 콘택(103) 탑(top)부분 및 바텀(bottom)부분의 크기를 넓힐 수 있고, 이로 인해 접촉면적이 커진다.
그런 다음, 도 2b에 도시된 바와 같이, CVD(Chemical Vapor Deposition)용 챔버(미도시) 내로 상기 결과의 기판을 인입시킨 후, 기판 전면에 플라즈마 상태의 PH3가스 공급(130)을 실시한다. 이때, 플라즈마 상태의 PH3가스 공급(130) 공정은 350℃ 온도 이상에서 60초동안 진행하며, 플라즈마 소오스로는 알.에프 파워를 사용한다. 또는, 상기 플라즈마 상태의 PH3가스 공급(130) 공정은, CVD용 챔버 대신 650℃ 이상의 온도에서 RTP(Rapid Thermal Processing) 방식을 이용할 수도 있다.
한편, 상기 플라즈마 상태의 PH3가스 공급(130) 공정에서, PH3가스 대신 B2H6, BF3등의 도핑이 가능한 모든 가스를 사용할 수도 있다.
이어, 도 2c에 도시된 바와 같이, 상기 플라즈마 처리된 기판 전면에 베리어 금속막(109)을 형성한다. 상기 베리어 금속막(109)은 이 후의 공정에서 비트라인용 텅스텐막의 원료인 WF6기체가 기판의 실리콘(Si)과 만나 불필요한 반응을 일으키는 것을 막기 위해 것으로서, Ti막(106) 및 TiN막(108)을 순차적으로 증착하여 형성한다. 이때, 상기 Ti막(106) 형성 시, PH3가스를 추가로 공급함으로서, Ti막(106) 내에 P이온을 도핑시킨다. 또한, 상기 플라즈마 상태의 PH3가스 공급(130) 공정, Ti막(106) 및 TiN막(108) 형성 공정은, 대기 노출없이 인-시튜(in-situ)방식으로 진행한다.
그 다음, 상기 결과의 기판 전면에 급속 열처리(140)를 진행함으로서 비트라인 콘택(103)에 의해 노출된 기판의 실리콘(Si) 성분과 Ti막(106)이 서로 반응하여 티타늄 실리사이드(TiSi2)막(112)을 형성한다. 이때, 상기 티타늄 실리사이드(TiSi2)막(112)은 실리콘기판과 후속 공정에서 형성될 비트라인 간의 저항을 감소시키는 역할을 한다.
이 후, 도 2d에 도시된 바와 같이, 상기 실리사이드 공정이 완료된 기판 전면에 비트라인용 텅스텐막(110)을 형성한다. 이때, 상기 텅스텐막(110)을 형성하기 이전에 TiN막을 한번 더 형성함으로서, 접착력을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 불순물영역 내의 도판트 농도가 저하되는 것을 막을 수 있고 불순물영역 내로 도판트 확산이 이루어짐으로써, 누설 전류 감소를통한 소자의 신뢰성을 확보할 수 있으며, 특히, 실리콘-실리사이드막 계면에서의 도판트 농도를 일정하게 유지할 수 있음으로써, 비트라인 콘택 저항을 감소시킬 수 있다.
또한, 본 발명은 알.에프 식각 공정을 통해 비트라인 콘택의 탑부분 및 바텀부분 크기를 넓힐 수 있고, 이로 인해 접촉면적이 커져서 비트라인 콘택 저항을 감소킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 불순물영역을 포함한 실리콘기판 상에 층간절연막을 형성하는 단계와,
    상기 층간절연막을 알.에프 식각하여 상기 불순물영역을 노출시키는 비트라인 콘택을 형성하는 단계와,
    상기 비트라인 콘택을 포함한 기판 전면에 플라즈마 상태의 PH3가스를 공급하는 단계와,
    상기 결과물 전면에 Ti막 및 TiN막을 차례로 형성하고 나서, 열처리하여 TiSi2막을 형성하는 단계와,
    상기 TiSi2막을 포함한 기판 전면에 비트라인용 텅스텐막을 형성하는 단계를 포함한 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
  2. 제 1항에 있어서, 상기 플라즈마 상태의 PH3가스를 공급 단계는, CVD용 챔버 및 RTP방식 중 어느 하나를 이용하는 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
  3. 제 2항에 있어서, 상기 CVD용 챔버는 350℃ 이상의 온도를 유지하는 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
  4. 제 2항에 있어서, 상기 RTP 방식은 650℃ 이상의 온도에서 진행하는 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
  5. 제 1항에 있어서, 상기 플라즈마 상태의 PH3가스 공급 공정, Ti막 및 TiN막 형성 공정은 대기 노출없이 인-시튜로 진행하는 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
  6. 제 1항에 있어서, 상기 Ti막 형성 공정에서, PH3가스를 추가로 공급하는 것을 특징으로 하는 비트라인 콘택 저항 감소 방법.
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