KR100234381B1 - 반도체 장치 제조방법 - Google Patents

Abstract

콘택 저항을 감소시킬 수 있는 반도체 장치 제조 방법을 개시한다. N+, P+ 활성 영역과 소자분리 영역이 형성된 반도체기판 상에, 층간절연막을 형성하는 단계; 상기 층간절연막을 부분적으로 식각하여, 상기 N+, P+ 활성영역과 비트라인을 접속하기 위한 각각 콘택홀을 형성하는 단계; 상기 결과물 상에 소정의 두께로 티타늄층을 증착하는 단계; 상기 증착된 티타늄층에 BN층을 증착하는 단계; 상기 BN을 증착 형성한 반도체 장치에 열처리하는 단계; 상기 열처리한 반도체 장치에 습식 식각법으로 반응 혹은 확산에 참여하지 않은 티타늄와 BN을 제거하는 단계; 상기 BN을 제거한 반도체 기판상에 장벽층으로 티타늄 질화막을 증착하는 단계; 및 상기 결과물상에 텅스텐을 증착한 후 패터닝함으로써, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

따라서, 본 발명에 의하여 형성된 반도체 기판의 P+ 영역의 콘택구조는 티타늄 실리사이드과 그 상부에 형성된 TiBx 층이 실리콘 기판의 붕소 농도의 감소와 붕소의 확산을 막아줄 수 있으므로 비트 라인과 P+ 영역과의 콘택 저항 상승을 막을 수 있게 된다.

Description

반도체 장치 제조 방법{Fabrication method for semiconductor device}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 텅스텐(W)과 같은 금속 재료를 비트 라인(bit line) 으로 사용할 경우 접촉 저항을 줄이기 위하여 오믹(ohmic)층을 티타늄/BN인 더블 레이어(double layer)를 이용하여 형성하는 반도체 장치 제조 방법에 관한 것이다.

반도체 장치의 집적도가 높아짐에 따라, 소자의 수행 능력 향상 및 비트 라인의 면저항에 의한 신호지연 시간을 최소화하기 위하여 비트 라인 구조는 일반적으로 N형 불순물이 도핑된 폴리실리콘위에 텅스텐 실리 사이드가 적층된 격층 구조가 많이 이용되고 있다. 이 경우, N+ 영역과의 콘택 형성에는 문제가 없으나 P+ 영역과의 콘택은 P-N 접합이 형성되므로 낮은 저항의 콘택을 형성할 수 없다. 따라서 P+ 영역과의 콘택을 형성하기 위해서는 메탈 라인(metal line)을 이용하여야 한다. 이 경우에는 마스크를 하나 더 추가 해야하는 부담이 발생하는 것외에 메탈 콘택 배치에 있어서 공간적 마진(margin)이 줄어들게 된다.

그러나 텅스텐과 같은 금속 재료를 비트 라인으로 이용 할 경우, P+ 영역과 N+ 영역 모두 메탈/실리콘 콘택이므로 P+ 영역과 N+ 영역에 동시에 콘택 형성이 가능하다.

도 1 내지 도 4는 종래 기술의 텅스텐을 비트라인으로 하여 N+, P+ 활성영역과 콘택 접속을 한 반도체 장치 제조 방법의 일예를 도시한 공정 순서도이다.

도 1을 참조하면, 실리콘 기판(10)의 N+ 영역(12)과 P+ 영역(14)상의 층간절연막(20)을 부분적으로 식각하여 각각 콘택홀(22,24)이 형성된 단계를 나타낸다. 도 2는 도 1에서 형성된 콘택의 보톰(bottom)에 살리사이드(salicide) 형성 방법과 동일한 방법을 이용하여 티타늄 실리사이드(TiSix:26,28)를 형성한 단계를 나타낸다. 도 3은 상기 티타늄 실리사이드층을 증착한 반도체 기판에 장벽 메탈인 점착층(glue layer)으로서 티타늄 질화막(TiN:30)을 증착 형성한 단계를 나타낸다. 도 4는 상기 티타늄 질화막을 증착한 결과물에 텅스텐(40)을 증착하여 비트라인을 형성한 단계를 나타낸다.

상술한 바와 같이 텅스텐과 같은 금속 재료를 비트라인으로 사용하게 되면 점착층으로서 티타늄 질화막과 같은 장벽 메탈이 필요하며, 티타늄 질화막은 실리콘과 장벽 높이(barrier height)의 차이로 인하여 옴믹 콘택을 이루지 못하므로 오믹층이 필요하게된다. 열처리를 받지 않는 경우에는 주로 티타늄(Ti)을 옴믹 층으로서 이용 한다. 그러나 비트 라인의 경우, 캐퍼시턴스 형성 등의 과정에서 열처리를 받게 되므로 도 2에서 나타낸 바와 같이 티타늄 대신에 자기 정렬 실리사이드(Self-Align Silicide)인 살리사이드와 동일한 방법으로 콘택 보텀에만 티타늄 실리사이드를 형성하여 사용한다.

하지만, 이와 같이 티타늄 실리사이드를 옴믹층으로 사용하는 경우, 후속 열처리시 P+ 콘택 영역에서 도판트인 붕소(B)의 심한 소모가 발생하여 콘택 저항(resistance of contact)이 크게 증가한다. 이때 소모되는 붕소는 주로 티타늄 실리사이드(TiSix)내의 티타늄과 반응하여 TiB₂를 형성하기 때문이다. 이와같이 P+ 콘택 영역에서 도판트인 붕소(B)의 소모로 낮은 저항의 콘택을 형성할 수 없다면 비트 라인 금속 재료를 사용한 의미가 없게 된다.

따라서, 본 발명의 목적은 상기 문제점을 극복하여 텅스텐과 같은 금속 재료를 비트 라인으로 사용할 때 P+ 콘택 영역에서 도판트인 붕소(B)의 소모를 방지하여 콘택 저항을 감소시킬 수 있으며, 신뢰성있는 콘택 구조를 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.

도 1 내지 도 4는 종래 기술의 텅스텐을 비트 라인으로 하여 N+, P+ 활성 영역과 콘택 접속을 한 반도체 장치 제조 방법의 일 예를 도시한 공정 순서도.

도 5 내지 도 10은 본 발명에 의해 텅스텐을 비트라인으로 할 때 오믹층을 티타늄/BN인 더블 레이어(double layer)를 이용하여 형성하는 반도체 장치 제조 방법의 일예를 도시한 공정 순서도.

〈도면의 주요 부분에 대한 부호 설명〉

50. 실리콘 기판 52, 54. N+, P+ 활성 영역

60. 층간 절연막 70. 티타늄

80. BN 82. 티타늄 실리사이드/TiBx의 더블 레이어

90. 티타늄 질화막 100. 텅스텐

상기 목적을 달성하기 위하여 본 발명은, N+, P+ 활성 영역과 소자분리 영역이 형성된 반도체기판 상에, 층간절연막을 형성하는 단계; 상기 층간절연막을 부분적으로 식각하여, 상기 N+, P+ 활성 영역과 비트라인을 접속하기 위한 각각 콘택홀을 형성하는 단계; 상기 결과물 상에 소정의 두께로 티타늄층을 증착하는 단계; 상기 증착된 티타늄층에 BN층을 증착하는 단계; 상기 BN을 증착 형성한 반도체 장치에 열처리하는 단계; 상기 열처리한 반도체 장치에 습식 식각법으로 반응 혹은 확산에 참여하지 않은 티타늄과 BN을 제거하는 단계; 상기 BN을 제거한 반도체 기판상에 장벽층으로 티타늄 질화막을 증착하는 단계; 및 상기 결과물상에 텅스텐을 증착한 후 패터닝함으로써, 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 열처리는 RTP법 혹은 튜브 어닐링으로 600℃이상의 온도에서 10초 이상 열처리하는 것이 바람직하다.

상기 열처리는 콘택 하부에 붕소가 도핑된 티타늄 실리사이드/TiBx의 더블 레이어를 형성한다.

따라서, 본 발명에 의하여 형성된 반도체 기판의 P+ 영역의 콘택구조는 티타늄 실리사이드와 그 상부에 형성된 TiBx 층이 실리콘 기판의 붕소 농도의 감소와 붕소의 확산을 막아줄 수 있으므로 비트 라인과 P+ 영역과의 콘택 저항 상승을 막을 수 있게 된다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

도 5 내지 도 10은 본 발명에 의해 텅스텐을 비트라인으로 할 때 오믹층을 티타늄/BN인 더블 레이어(double layer)를 이용하여 형성하는 반도체 장치 제조 방법의 일예를 도시한 공정 순서도이다.

도 5를 참조하면, 실리콘 기판(50)의 N+ 영역(52)과 P+ 영역(54)상의 층간절연막(60)을 부분적으로 식각하여 각각 콘택홀(62,64)이 형성된 단계를 나타낸다.

도 6은 상기 반도체 기판상에 티타늄(Ti:70)을 100~500Å 두께로 증착 형성한 단계를 나타낸다.

도 7은 상기 티타늄(70)을 증착한 결과물 위에 BN(80)을 100~1000Å 두께로 증착 형성한 단계를 나타낸다.

티타늄 및 BN의 증착 방법으로서 CVD(Chemical Vapor Deposition), PVD(Plasma Vapor Deposition), MBE(Molecular Beam Epitaxi)등의 방법을 이용한다. 이후, RTP(Rapid Thermal Processing)법 혹은 튜브 어닐링(tube anneal)법을 이용하여 600℃ 이상의 온도에서 10초 이상 열처리한 다음에 습식식각법으로 반응 혹은 확산에 참여하지 않은 티타늄과 BN을 제거한다. 이때, 콘택 하부에는 붕소가 도핑된 티타늄 실리사이드/TiBx의 더블 레이어가 형성된다.

즉, 결국 본 실시예는 오믹층 형성을 위하여 티타늄을 증착한 후 BN 층을 증착하고 RTP처리를 실시하여 티타늄 실리사이드와 TiBx 층을 동시에 형성시킨 것이다. 이와 같은 방법으로 옴믹층을 형성시킬 경우, 붕소 공핍(depletion)의 주요인이 되는 티타늄 실리사이드층을 얇게 형성할 수 있으며, 티타늄 실리사이드층위에 붕소가 풍부한 상태(B-rich phase)인 TiBx를 형성할 수 있으므로 기판 실리콘 쪽에서의 붕소 확산 억제를 기대할 수 있다.

한편, 이와 같이 티타늄/BN 더블 레이어를 이용할 경우, BN에 의해서 N+ 콘택 영역에 붕소가 확산되어 P-N 접합을 형성할 가능성이 있기도하다. 그러나 기보고된 연구에 의하면 상부에서 티타늄 실리사이드로 확산하는 붕소의 양은 극히 적다고 알려졌다. 따라서 N+ 콘택 영역으로 붕소가 확산되어 P-N 접합이 형성될 가능성은 매우 희박하다. 따라서 N+ 영역에 형성된 콘택에서 BN 층을 제거할 필요는 없다.

도 8은 붕소가 도핑된 티타늄 실리사이드/TiBx의 더블 레이어가 형성된 단계를 나타낸다. 콘택 영역에 붕소가 도핑된 티타늄 실리사이드 형성되고 그 위에는 TiBx가 형성되었음을 알 수 있다. 이같은 방법으로 별도의 패터닝 없이 N+영역에 영향을 주지 않으면서 P+ 영역의 콘택 저항을 향상시킨다.

도 9는 상기 티타늄 실리사이드/TiBx의 더블 레이어가 형성된 반도체 기판에 장벽 메탈인 점착층(glue layer)으로서 티타늄 질화막(TiN:90)을 증착 형성한 단계를 나타낸다.

도 10은 상기 티타늄 질화막을 증착한 결과물에 텅스텐(100)을 증착하여 비트라인을 형성한 단계를 나타낸다.

따라서, 본 발명에 의하여 형성된 P+ 콘택구조는 콘택 하부에 상대적으로 얇은 붕소 도핑된 티타늄 실리사이드(TiSix) 층이 형성되어 후속 열처리시 티타늄 실리사이드 내에 존재하는 붕소로 인하여 티타늄 실리사이드/기판 실리콘의 계면에서 종래 기술과 달리 붕소 농도의 저하를 현저히 감소시킬 수 있으며 티타늄 실리사이드 상부에 형성된 TiBx층이 붕소의 확산을 막아 줄 수 있으므로 비트 라인과 P+ 영역과의 콘택 저항 상승을 막을 수 있게 된다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (3)

1. N+, P+ 활성 영역과 소자분리 영역이 형성된 반도체기판 상에, 층간절연막을 형성하는 단계;

   상기 층간절연막을 부분적으로 식각하여, 상기 N+, P+ 활성 영역과 비트라인을 접속하기 위한 각각 콘택홀을 형성하는 단계;

   상기 결과물 상에 소정의 두께로 티타늄층을 증착하는 단계;

   상기 증착된 티타늄층에 BN층을 증착하는 단계;

   상기 BN층이 증착된 결과물을 열처리하여 상기 콘택홀을 포함하는 상기 층간 절연막 전면에 TiBX막을 형성하되, 상기 콘택홀 하부의 상기 P+ 및 N+ 활성영역 상에는 티타늄 실리사이드 및 TiBx로 이루어지는 이중층을 형성하는 단계;

   상기 열처리한 반도체 장치에 습식 식각법으로 반응 혹은 확산에 참여하지 않은 상기 티타늄층 및 BN층을 제거하는 단계;

   상기 TiBX층 전면에 점착층(glue layer)으로써 티타늄 질화막을 증착하는 단계; 및

   상기 점착층 상에 상기 콘택홀을 채우는 텅스텐을 증착한 후 패터닝하여 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 티타늄의 두께는 100~500Å, 상기 BN의 두께는 100~1000Å으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제1항에 있어서, 상기 티타늄층과 상기 BN층은 CVD, PVD 및 MBE 방법중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치 제조방법.