KR100251991B1 - 반도체 장치 제조방법 - Google Patents
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Abstract
[청구범위에 기재된 발명이 속한 기술분야]
반도체 장치 제조방법.
[발명이 해결하려고 하는 기술적 과제]
실리콘 기판의 손실을 최대한 억제하면서 균일한 두께의 티타늄실리사이드막을 형성하기 위한 반도체 장치 제조방법을 제공하고자 함.
[발명의 해결방법의 요지]
반도체 기판 상에 게이트 전극 및 소오스/드레인 영역을 차례로 형성하고, 이후의 실리사이드막 형성 공정시 상기 반도체 기판이 손상되는 것을 방지하기 위한 보호막을 상기 게이트 전극 및 소오스/드레인 영역 상부에 선택적으로 형성한 후, 상기 보호막 상부에만 실리사이드막을 선택적으로 형성하는 것을 포함하는 반도체 장치 제조방법을 제공하고자 함.
[발명의 중요한 용도]
반도체 소자 제조 공정 중 실리사이드막 형성 공정에 이용됨.
Description
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 미세 선폭의 고집적 소자에서의 소오스 드레인 접합 및 게이트 전극의 면저항을 최소화하기 위한 샐리사이드(Self-Aligned siLICIDE ; SALICIDE)구조를 갖는 반도체 장치 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화되어감에 따라 단채널(short channel) 효과를 억제함과 동시에 얕은 소오스/드레인 접합 및 게이트 전극의 면저항(sheet resistance) 감소가 요구되고 있다.
도1a 및 도1b는 종래기술에 따른 반도체 장치 제조 공정 단면도이다.
먼저, 도1a는 실리콘 기판(1)상에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(7)을 갖는 트랜지스터를 형성한 다음, 전체구조 상부에 티타늄막(6)을 형성한 것을 도시한 것이다. 미설명 부호 "2"는 필드 산화막, "3"은 게이트 산화막, "4"는 게이트 전극 및 "5"는 산화막 스페이서를 각각 나타낸다.
이어서, 도1b는 상기 티타늄막(6) 형성 공정까지 완료된 웨이퍼에 대해 급속열처리(Rapid Thermal Anneal) 공정을 실시하여 게이트 전극(4) 및 소오스 드레인 영역(7)상의 상기 티타늄막(6)을 상 변환시켜 티타늄실리사이드막(6a)을 형성한 다음, 상기 티타늄막(6)과 게이트 전극(4) 및 소오스 드레인 영역(7)에 형성된 티타늄실리사이드막(6a)의 식각선택비를 이용하여 상기 티타늄막(6)을 제거한 것을 도시한 것이다.
그러나, 상기와 같은 종래기술에 의해 샐리사이드 공정을 진행하게 될 경우, 정확한 실리사이드 두께 조절이 어려우며, 이를 보안하기 위하여 안출된 종래의 화학기상증착에 의한 티타늄실리사이드막 형성 공정은 화학기상증착 공정의 매개체로 사용되는 TiCl4가스와 실리콘과의 빠른 반응성 때문에 소오스/드레인 영역의 실리콘 기판이 손상되는 등의 문제점이 있었다.
또한, 상기 소오스드레인 영역의 실리콘 기판의 손상을 억제하기 위해 상기 소오스드레인 영역에 실리콘 에피택셜층을 성장시키는 기술이 개발되었으나, 현재 로서는 실용성이 거의 없는 실정이다.
상기와 같은 문제점을 해결하기 위해서 안출된 본 발명은 실리콘 기판의 손실을 최대한 억제하면서 균일한 두께의 실리사이드막을 형성하기 위한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도1a 및 도1b는 종래기술에 따른 반도체 장치 제조 공정 단면도.
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 필드 산화막
30 : 게이트 산화막 40 : 게이트 전극
50 : 산화막 스페이서 60 : 텅스텐막
70 : 티타늄실리사이드막 80 : 소오스 드레인 영역
상기 목적을 달성하기 위하여 본 발명은 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 제1단계; 상기 게이트 전극 양단의 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 제2단계; 이후의 실리사이드막 형성 공정시 상기 실리콘 기판이 손실되는 것을 방지하기 위하여 상기 게이트 전극, 상기 소오스 및 상기 드레인 영역상에 선택적으로 텅스텐막을 형성하는 제3 단계; 및 상기 텅스텐막 상에 실리사이드막을 형성하는 제4단계를 포함하는 반도체 장치 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도이다.
먼저, 도2a는 실리콘 기판(10)에 필드 산화막(20)을 형성하여 소자간 절연을 실현하고, 상기 실리콘 기판(10)상에 게이트 산화막(30) 및 게이트 전극용 폴리실리콘막의 증착 및 게이트 전극 마스크를 사용한 식각공정에 의해 게이트 전극(40) 을 형성한 후, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온주입 영역을 형성한다.
이어서, 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(40) 측벽에 산화막 스페이서(50)를 형성한 후, 고농도 불순물 이온 주입 공정에 의해 소오스 드레인 영역(80)을 형성한 다음, 상기 게이트 전극(40) 및 소오스 드레인 영역(80)에만 200Å 내지 1000Å정도 두께의 선택적 텅스텐막(60)을 형성한 것을 도시한 것으로, 상기 선택적 텅스텐막의 두께는 이후에 계속되는 열공정에 의해 상기 선택적 텅스텐막이 떨어져 나가는 것을 방지하기 위한 두께를 감안한 것이다.
이때, 상기 선택적 텅스텐막(60)은 소오스 드레인 영역(80) 형성 공정까지 완료된 웨이퍼를 250℃ 내지 400℃ 정도의 온도, 0.01Torr 내지 100Torr 정도의 압력을 유지하는 LPCVD(Low Pressure Chemical Vapor Deposition) 장비에 삽입한 후, 상기 LPCVD 장비 내에 5sccm 내지 50sccm 정도의 WF6가스와 100sccm 내지 500sccm 정도의 Ar 가스를 플로우시켜 형성한다.
한편, 상기 선택적 텅스텐막(60)은 이후의 선택적 티타늄실리사이드막 형성 공정시 상기 티타늄실리사이드막과 실리콘과의 빠른 반응성에 의한 실리콘 기판의 손상 정도를 최소화하기 위한 것이다. 상기 선택적 텅스텐막 형성시 상기 선택적 텅스텐막의 형성 매개체로 사용되는 WF6가스와 실리콘 기판이 반응하게 되는데, n+접합부의 경우는 300Å 정도 두께의 실리콘 기판이 반응하고, p+접합부의 경우는 200Å 정도 두께의 실리콘 기판이 반응한다.
이어서, 도2b는 상기 선택적 텅스텐막(60) 상부에만 선택적 티타늄실리사이드막(70)을 500Å 내지 2000Å 정도 두께로 형성한 것을 도시한 것으로, 상기 선택적 티타늄실리사이드막(70)은 600℃내지 800℃ 정도의 온도, 10mTorr 내지 100mTorr 정도의 압력을 유지하는 LPCVD 장비 내에 1sccm 내지 30sccm 정도의 TiCl4가스와 10sccm 내지 50sccm 정도의 SiH4가스를 플루우시켜 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부됨 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 선택적 티타늄실리사이드막 형성 공정 전에 비교적 실리콘 기판과의 반응성이 적은 선택적 텅스텐막을 성장시킨 후, 선택적 티타늄실리사이드막을 형성함으로써, 티타늄실리사이드막 형성 매개체인 TiCl4가스와 실리콘과 빠른 반응성으로 인한 실리콘 기판의 손상을 최소화할 수 있다.
Claims (6)
- (정정) 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 제1단계; 상기 게이트 전극 양단의 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 제2 단계; 이후의 실리사이드막 형성 공정시 상기 실리콘 기판이 손실되는 것을 방지하기 위하여 상기 게이트 전극, 상기 소오스 및 상기 드레인 영역 상에 선택적으로 텅스텐막을 형성하는 제3 단계; 및 상기 텅스텐막 상에 실리사이드막을 형성하는 제4 단계를 포함하는 반도체 장치 제조방법.
- (정정) 제1항에 있어서, 상기 제4단계에서, 상기 실리사이드막으로서 티타늄실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
- (정정) 제1항에 있어서, 상기 제3 단계는 250℃ 내지 400℃ 온도, 0.01Torr 내지 100Torr 압력 조건에서 LPCVD 장비를 사용하여 상기 텅스텐막을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
- (정정) 제3항에 있어서, 상기 제3 단계는, 5sccm 내지 50sccm의 WF6가스 및 100sccm 내지 500sccm의 Ar 가스를 사용하여, 200Å 내지 1000Å 두께의 상기 텅스텐막을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
- (정정) 제2항에 있어서, 상기 제4단계는, 600℃ 내지 800℃ 온도, 0.01mTorr 내지 100mTorr 압력 조건에서 LPCVD 장비를 사용하여 상기 티타늄실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
- (정정) 제5항에 있어서, 상기 제4단계는, 1sccm 내지 30sccm의 TiCl4가스 및 10sccm 내지 50sccm의 SiH4가스를 사용하여 500Å 내지 2000Å 두께의 상기 티타늄실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
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