KR19990073857A - 낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법 - Google Patents

낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법 Download PDF

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Abstract

소자 분리를 위한 필드 산화막과 불순물이 매입된 소스/드레인 영역을 가지며 웰로 반도체 소자의 영역이 정의되어 있고, 상기 웰 표면에 게이트 산화막을 형성한 후 게이트 전극을 갖으며, 상기 게이트 전극 측면에 스페이서를 갖는 반도체 기판과 층간 절연막과 플러그로 형성된 반도체 소자에 있어서, 상기 플러그 하부와 상기 반도체 기판의 소스/드레인 영역인 접합층 상부 사이 및 게이트 전극상부에 이중의 실리사이드가 형성되어 있어서, 금속막 증착시 매우 낮은 접촉 저항을 갖으며, RTP공정에 의한 열처리 공정으로 p+지역과 같이 n+지역에도 열화됨이 없이 티타늄 실리사이드를 형성할 수 있어 소자의 특성이 매우 우수고 반도체 소자 제조 공정 마진을 충분히 확보할 수 있다.

Description

낮은 접촉 저항의 실리사이드를 갖는 반도체 소자 및 그 제조방법
본 발명은 반도체 소자에 관한 것으로써, 더욱 상세하게는 반도체 소자 제조 공정중 플러그를 형성하기전 반도체 기판과 금속막 사이에 낮은 접촉 저항의 실리사이드를 형성하기 위한 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화 추세에 따라 반도체 소자의 제조공정에서 접합저항 및 게이트 전극 저항을 감소시키기 위해 티타늄(Ti)과 실리콘(Si)을 선택적으로 반응시켜 티타늄 실리사이드(TiSix)층을 형성하는 실리사이드 공정을 수행하게 된다.
실리사이드 공정은 티타늄을 실리콘 기판위에 증착한 후, 질소 분위기에서 두번의 급속 열처리 공정을 거쳐 티타늄과 실리콘을 선택적으로 반응시킨다. 따라서 마스크 공정없이 접합과 게이트 전극에만 티타늄 실리사이드를 형성시켜 반도체 소자 제조 공정에서 접합저항을 및 게이트 저항을 저하시킬 수 있다.
이하, 첨부한 도1을 참조하여 종래의 일반적인 반도체 소자의 구조를 설명하면 다음과 같다.
도1에 도시되어 있는바와 같이, 반도체 기판(10)상에 P형 또는 N형 불순물이 매입된 웰(12)이 형성되어 있으며, 반도체 기판(10)의 웰(12) 경계표면에는 필드 산화막(11)이 선택적으로 마련되어 있어 소자 분리가 이루어져 있다.
그리고, 웰(12)상의 소자 영역에는 게이트 산화막(13)과 게이트 전극(14)이 형성되어 있으며, 상기 게이트 전극(14) 양측과 필드 산화막(11) 사이의 반도체 기판(10)에 웰(12)과 반대되는 도전체를 갖는 n+ 또는 p+형 불순물을 이온 주입하여 소스/드레인 영역인 접합층(15)이 각각 형성되어 있고, 게이트 전극(14) 측벽에 산화막으로 스페이서(16)가 형성되어 있다.
또한, 게이트 전극(14) 및 접합층(15)의 상부에 티타늄 실리사이드(TiSix)(17)가 형성되어 있고, 반도체 기판(10) 상부 전면에 산화막(18)이 증착되어 있으며, 소스/드레인 영역인 접합층(15)이 형성된 상부에는 콘택이 형성되어 있으며, 콘택내에 티타늄(19)막과 질화티타늄(20)막이 형성된 다음 금속막(20)이 형성되어 있다.
상기와 같이 구성된 종래의 반도체 소자의 제조방법을 도1을 참조하여 간략히 설명하면 다음과 같다.
먼저, 반도체 기판(10)표면에 필드 산화막(11)을 형성하여 각 웰 영역을 정의한 다음, 정의된 웰 영역에 P형 또는 N형 불순물 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P형 또는 N형 웰(12)을 형성한다.
그리고, 반도체 기판(10)의 웰(12) 상에 게이트 산화막(13)을 형성하고, 그 위에 n+ 또는 p+형 폴리 실리콘으로 게이트 전극(14)을 형성한 다음, 게이트 전극(14)을 마스크로 하여 웰(12)과 반대 도전형을 갖는 불순물을 웰(12)에 이온 주입하여 소스/드레인 영역인 접합층(15)을 각각 형성한 후, 반도체 기판(11) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition)으로 산화막을 증착시킨 후 이방성 식각하여 게이트 전극(14) 측벽에 스페이서 산화막(16)을 형성한다.
그 다음, 반도체 기판(10)상에 소정 두께의 티타늄층(17)을 형성한 후, 암모니아 분위기에서 급속 저온 열처리 후 고온 열처리 공정을 실시하여 소스/드레인 영역인 접합층(15)과 게이트 전극(14) 상부에 티타늄 실리사이드(17)를 형성한 다음, 반도체 기판(10) 전면에 층간 절연막(18)으로 산화막을 증착하여 평탄화한 다음, 사진 식각공정으로 콘택(contact)을 형성한다.
그리고, 접촉 저항을 감소시키기 위해 상기 콘택내에 확산 방지막용 티타늄(19)과 질화티타늄(20)를 증착하여 형성하고, 그 다음 층간 금속막(21) 예를 들어 바람직하게는 텅스텐(W)을 증착시킨 후 평탄화하여 플러그를 형성하였다.
이와 같이 종래의 방법으로 사진 식각 공정에 의해 콘택 형성시 산화막(18)층과 실리사이드(17)의 식각 선택도가 좋지 않음에 따라 산화막(18) 뿐만 아니라 실리사이드(17)까지 식각되어 콘택이 반도체 기판(11)의 접합층(15)까지 형성되어 실리콘 기판이 들어나는 문제점이 있다.
또 다른 문제점으로는 상기한 문제점을 보안하기 위해 콘택내에 금속막 확산 방지용 티타늄(19)과 질화티타늄(20)을 형성시 티타늄(19)과 접합층(15)이 직접 접촉되어 접촉 저항이 증가하는 문제점이 있다.
또 다른 문제점으로는 티타늄 실리사이드의 열처리 공정중 2번의 급속 저온 열처리 공정으로 n+ 지역에 형성되는 티타늄 실리사이드 두께가 얇아져, n+지역의 후속 열처리 공정에서 티타늄 실리사이드가 쉽게 열화되는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로써, 그 목적은 티타늄 실리사이드 접합층을 형성 후 코발트(Co)막을 증착하여 콘택 형성시 식각을 방지하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 일반적인 반도체 소자를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자를 개략적으로 도시한 단면도이고,
도 3a - 도 3i는 본 발명의 일 실시예에 따른 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자 형성방법을 개략적으로 도시한 공정 순서도이고,
상기한 목적을 달성하기 위한 본 발명은,
소자 분리를 위한 필드 산화막과 불순물이 매입된 소스/드레인 영역을 가지며 웰로 반도체 소자의 영역이 정의되어 있고, 상기 웰 표면에 게이트 산화막을 형성한 후 게이트 전극을 갖으며, 상기 게이트 전극 측면에 스페이서를 갖는 반도체 기판과 층간 절연막과 플러그로 형성된 반도체 소자에 있어서, 상기 플러그 하부와 상기 반도체 기판의 소스/드레인 영역인 접합층 상부 사이 및 게이트 전극상부에 이중의 실리사이드가 형성되어 있는 것을 특징으로 한다.
상기한 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조로 상세히 설명한다.
도2는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자를 도시한 단면도로써, 그 단면 구조를 간략히 설명하자면 다음과 같다.
반도체 기판(50)상부에 P 또는 N형의 웰(52)이 형성되며, 반도체 기판(50)의 웰(52) 경계부 표면에는 필드 산화막(51)이 선택적으로 마련되어 소자분리가 이루어진다.
그리고, 웰(52)상부에는 게이트 산화막(53)과 게이트 전극(54)이 형성되며, 게이트 전극(54)과 필드 산화막(51) 사이 반도체 기판(50)의 웰(52)에는 웰(52)과 반대되는 도전형을 갖는 P형 또는 N형 불순물이 매입된 소스/드레인 영역인 접합층(55)이 각각 형성되어 있다.
그리고, 상기 게이트 전극(54) 측벽에는 스페이서 절연막(56)이 형성되어 있으며, 게이트 전극(54) 및 소스/드레인 영역인 접합층(55) 상부에 티타늄 실리사이드(TiSix) (58)와 코발트 실리사이드(CoSix) (59)가 형성되어 있다.
그리고, 반도체 기판(50) 전면에 층간 절연막(60)을 증착하여 평탄화한 후 접합층(55)의 코발트 실리사이드(58) 상부에 콘택이 형성되어 있으며, 콘택내에 티타늄(Ti)막(61)과 질화티타늄(TiN)막(62)을 증착 형성한 다음, 금속막을 증착한 후 평탄화하여 플러그(64)로 형성되어 있다.
이하, 상기한 구조로 이루어져 있는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법을 도3a - 도3i를 참조하여 설명한다.
도3a - 도3i는 본 발명의 일 실시예인 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법의 공정 순서에 따라 도시한 단면도로써, 도3a에 도시되어 있는바와 같이, 먼저 반도체 기판(50)상에 초기 산화막을 형성하고 LOCOS(local oxidation of silicon) 방법으로 필드 산화막(51)을 형성하여 소자 분리영역을 정의한다. 그리고, 상기에서 정의된 소자 영역에 P형 불순물(이온) 또는 N형 불순물(이온)을 주입하고 열처리하여 P 또는 N형 웰(52)을 형성한 다음, 일반적인 식각공정으로 초기 산화막을 제거한다.
이 후, 반도체 기판(50)의 웰(52)상부 경계면에 게이트 산화막과 n+ 또는 p+형 폴리 실리콘막을 연속해서 증착한 다음 감광막을 도포하여 리소그래피 공정을 통해 게이트 전극을 형성하기 위한 감광막 패턴을 형성한 후, 식각하여 게이트 전극(54)과 게이트 산화막(53)을 형성한다.
다음, 도3a에 도시되어 있는 바와 같이 게이트 전극(54)을 마스크로 하여 반도체 기판(50)상에 웰(52)과 반대 도전형을 갖는 불순물을 이온 주입하여 소스/드레인 영역인 접합층(55)을 각각 형성한 후, 반도체 기판(50) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition)으로 산화막을 증착시킨 후 이방성 식각하여 게이트 전극(54) 측벽에 스페이서 산화막(56)을 형성한다.
그리고, 도3b에 도시되어 있는바와 같이 반도체 기판(50) 전면에 소정 두께의 티타늄(Ti)막(57)을 형성한 후, 2번의 RTP공정을 실시하여 소스/드레인 영역인 접합층(55)과 게이트 전극(54) 상부에 티타늄 실리사이드(58)를 도3c에 도시되어 있는 바와 같이 형성한다.
이 후, 도3d에 도시되어 있는바와 같이 코발트(Co)막(59)을 반도체 기판 전면에 물리 기상 증착법(physical vapor deposition:PVD) 으로 증착한 후 열처리하여 도3e에 도시되어 있는바와 같이 게이트 전극(54) 및 접합층(55)에 형성되어 있는 티타늄 실리사이드(58)상부에 코발트 실리사이드(60)를 형성한다.
이 때, 반도체 기판(50) 전면에 물리 기상 증착법(physical vapor deposition:PVD) 으로 증착된 코발트(59)를 800 ∼ 950℃의 고온에서 RTP 공정으로 열처리하여 게이트 전극(54) 및 접합층(55)에 형성되어 있는 티타늄 실리사이드(58)와 반응시켜 티타늄 코발트(Tix Coy) 및 코발트 실리사이드(CoSix)를 형성한 다음, 반응하지 않은 순수한 코발트(Co)만 에천트를 사용 식각하여 제거한다.
따라서, 티타늄실리사이드(58)상부에 코발트 실리사이드(60)를 형성함에 따라 후속 공정인 열처리 공정에서 티타늄 실리사이드(58)가 쉽게 열화됨이 방지된다.
이 후, 도3f에 도시되어 있는바와 같이 반도체 기판(50) 전면에 상압 화학 기상 증착법(APCVD:atmospheric pressure chemical vapor deposition)으로 층간 절연막인 산화막(61)을 소정의 두께로 증착하고, CMP공정으로 상기 층간 절연막(61)을 도3g에 도시되어 있는바와 같이 평탄화한다.
다음, 평탄화된 층간 절연막(61)을 포토리소그래피 공정을 이용 실리사이드가 형성된 상부에 도3h에 도시되어 있는바와 같이 콘택을 형성한 다음, 후속 공정인 금속막 증착시 확산을 방지하기 위한 티타늄(Ti)막(62) 및 질화티타늄(TiN)막(63)을 증착하여 형성한다.
이 후, 도3i에 도시되어 있는바와 같이 화학 기상 증착법(CVD:chemical vapor deposition)으로 금속막(64) 예를 들어 바람직하게는 텅스텐(W)을 증착시킨 후 도2에 도시되어 있는바와 같이 CMP공정으로 평탄화하여 플러그(65)를 형성한다.
상기한 실시예는 가장 바람직한 실시예를 설명한 것으로써, 이에 한정되는 것은 아니며, 상기 실시예로부터 용이하게 설명할 수 있는 것도 본 발명에 포함된다.
이상에서와 같이 본 발명의 실시예서 코발트 실리사이드를 티타늄 실리사이드가 형성되어 있는 게이트 전극 및 접합층 상부에 형성으로써, 금속막 증착시 매우 낮은 접촉 저항을 갖으며, RTP공정에 의한 열처리 공정으로 p+지역과 같이 n+지역에도 열화됨이 없이 티타늄 실리사이드를 형성할 수 있어 소자의 특성이 매우 우수고 반도체 소자 제조 공정 마진을 충분히 확보할 수 있는 효과를 가진 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자 및 그 제조방법을 제공할 수 있다.

Claims (7)

  1. 소자 분리를 위한 필드 산화막과 불순물이 매입된 소스/드레인 영역을 가지며 웰로 반도체 소자의 영역이 정의되어 있고, 상기 웰 표면에 게이트 산화막을 형성한 후 게이트 전극을 갖으며, 상기 게이트 전극 측면에 스페이서를 갖는 반도체 기판과 층간 절연막과 플러그로 형성된 반도체 소자에 있어서, 상기 플러그 하부와 상기 반도체 기판의 소스/드레인 영역인 접합층 상부 사이 및 게이트 전극상부에 이중의 실리사이드가 형성되어 있는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자.
  2. 청구항 1에 있어서, 상기 이중으로 형성된 실리사이드의 상부는 코발트 실리사이드로 형성되어 있는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자.
  3. 청구항 1에 있어서, 상기 이중으로 형성된 실리사이드의 하부는 티타늄 실리사이드로 형성되어 있는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자.
  4. 반도체 소자의 영역이 정의된 반도체 기판상부에 게이트 산화막과 폴리실리콘을 증착하는 단계와;
    상기 폴리 실리콘을 사진 식각하여 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 반도체 기판에 불순물을 이온 주입한 후 열처리하여 소스/드레인 영역인 접합층을 형성하는 단계와;
    상기 게이트 전극이 형성된 반도체 기판 상부 전면에 산화막을 증착하는 단계와;
    상기 증착된 산화막을 이방성 식각하여 게이트 전극 측벽에 스페이서 산화막을 형성하는 단계와;
    상기 반도체 기판 상부 전면에 티타늄막을 증착하는 단계와;
    상기 증착된 티타늄을 열처리하여 소스/드레인 영역인 접합층 및 게이트 전극에 티타늄 실리사이드를 형성하는 단계와;
    상기 티타늄 실리사이드가 형성된 반도체 기판 상부 전면에 식각 선택도가 큰 코발트 막을 증착하는 단계와;
    상기 증착된 코발트를 열처리하여 상기 티타늄 실리사이드와 반응시킨 후 티타늄 실리사이드가 형성된 소스/드레인 영역인 접합층 및 게이트 전극 상부에 코발트 실리사이드를 형성하는 단계와;
    비소자 영역에서 코발트막을 제거하는 단계와;
    상기 코발트 실리사이드가 형성된 반도체 기판 상부 전면에 층간 절연막인 산화막을 증착하는 단계와;
    상기 증착된 산화막을 기계 화학적 공정으로 평탄화하는 단계와;
    상기 평탄화된 산화막을 사진 식각공정으로 식각하여 콘택을 형성하는 단계와;
    상기 콘택이 형성된 반도체 기판 상부 전면에 티타늄과 질화티타늄을 연속 증착한 다음 금속막을 증착하는 단계와;
    상기 증착된 금속막을 기계 화학적 공정으로 평탄화하여 전극 형성을 위한 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법.
  5. 청구항 4에 있어서, 상기 코발트는 물리 기상 증착법으로 증착하는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법.
  6. 청구항 4에 있어서, 상기 코발트 실리사이드 형성조건은 물리 기상 증착법으로 증착된 식각 선택도가 큰 코발트를 RTP공정으로 800에서 950℃ 고온 열처리한 후 티타늄 실리사이드와 반응시켜 코발트 실리사이드를 형성하는 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법.
  7. 청구항 4에 있어서, 상기 금속막은 텅스텐인 것을 특징으로 하는 낮은 접촉 저항의 실리사이드를 갖는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100774600B1 (ko) * 2000-11-16 2007-11-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 라인간 용량 및 누화 잡음이 감소된 반도체 디바이스
KR100422397B1 (ko) * 2001-06-29 2004-03-12 주식회사 하이닉스반도체 코발트 실리사이드 에피텍시층 형성 방법
KR100591176B1 (ko) * 2004-05-28 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자의 실리사이드 형성 방법

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