KR100422397B1 - 코발트 실리사이드 에피텍시층 형성 방법 - Google Patents
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Abstract
본 발명은 코발트 실리사이드 에피텍시층(CoSi2epitaxy layer) 형성 방법에 관한 것으로, 실리콘 기판 상에 얇은 두께의 케미컬 실리콘 디옥사이드층, 얇은 두께의 타이타늄층, 코발트층 및 타이타늄 나이트라이드층을 순차적으로 증착하고, 후속 급속 열처리공정을 이용하여 실리콘과 상부 금속박막층 사이에 코발트-타이타늄-옥사이드-(실리콘) 박막형태의 멤브레인 형성을 하고 이를 통하여 실리콘 기판에 대해 에피탁시구조를 갖는 코발트 실리사이드 박막을 형성한 뒤 상부에 잔류하는 타이타늄 나이트라이드층 및 코발트-타이타늄-옥사이드-(실리콘)층을 제거하므로서 저항 값이 개선된 코발트 실리사이드 에피텍시층을 얻을 수 있는 공정에 관하여 개시한 것이다.
Description
본 발명은 코발트 실리사이드 에피텍시층(CoSi2epitaxy layer) 형성 방법에관한 것으로, 특히 실리콘 기판(Si substrate)과 코발트(Co layer) 사이의 삽입층(interlayer)으로 얇은 두께의 실리콘 디옥사이드층(SiO2layer)층과 얇은 두께의 타이타늄층(Ti layer)을 이용하고, 코발트층 상의 캡핑층(capping layer)으로 타이타늄 나이트라이드층(TiN layer)을 이용하므로, 반도체 소자의 액티브 영역(active region)에 열적으로 안정할 뿐만 아니라 우수한 저항 특성을 갖는 에피텍시 구조의 코발트 실리사이드층을 형성시킬 수 있는 코발트 실리사이드 에피텍시층 형성 방법에 관한 것이다.
일반적으로, 극미세 반도체 소자의 접합 특성을 개선하기 위하여, 1980년초부터 고온에서도 열적 안정성을 유지할 수 있고, 그 전기적 특성 또한 우수한 코발트 실리사이드 에피텍시층 형성에 대한 많은 연구가 진행되고 있다. 현재까지 개발된 코발트 실리사이드 에피텍시층 형성 방법으로는 케미컬 베이퍼 디포지션(chemical vapor deposition; CVD), 모레큘러 빔 에피텍시(molecular beam epitaxy), 앨로텍시(allotaxy), 피지컬 베이퍼 디포지션(physical vapor deposition; PVD) 등과 같은 다양한 증착 방법들이 널리 이용되고 있으며, 이중에서 삽입층 개재(interlayer interposition)를 이용한 PVD 방법이 기존에 사용하고 있는 공정 기술에서 크게 벗어나지 않기 때문에 유망한 기술로서 인식되고 있다. 특히 이중에서 코발트층과 실리콘 기판 사이에 케미컬 실리콘 디옥사이드층이 개재된 Ti/Co/SiO2/Si 구조를 이용하여 에피텍시 성장을 도모하는 방법 즉, OME (oxidemediated epitaxy) 방법이 최근 집중적으로 연구되고 있다.
이와 같은 OME 방법을 이용한 코발트 실리사이드 에피텍시층의 형성 메커니즘(mechanism)은 후속 열처리하는 동안 코발트층과 실리콘 기판 사이에 타이타늄-코발트-옥사이드-(실리콘) 형태의 멤브레인(membrane)이 형성되고, 이러한 멤버레인을 통하여 코발트 원자가 확산하여 실리콘 원자와 자연 반응을 하기 때문에 에피텍시 구조의 코발트 실리사이드층이 성장한다는 것으로 알려져 있다.
그러나, 이와 같은 방법은 캡핑층으로부터 계면까지 타이타늄 원자의 내부 확산(inter diffusion)이 일어나야 하기 때문에 후속 공정으로 고온 열처리가 필요하며, 또한 타이타늄 원자가 코발트층을 통해 확산되므로 형성된 코발트 실리사이드층 내에는 잉여의 타이타늄 금속이 불순물(impurity)로 존재하기 때문에 저항 값이 증가하게 된다. 따라서 이러한 문제점을 해결하기 위한 새로운 공정 기술의 개발이 필요하다.
따라서, 본 발명은 실리콘 기판(Si substrate)과 코발트 박막(Co layer) 사이의 삽입층(interlayer)으로 얇은 두께의 실리콘 디옥사이드층(SiO2layer)층과 얇은 두께의 타이타늄층(Ti layer)을 이용하고, 코발트층 상의 캡핑층(capping layer)으로 타이타늄 나이트라이드층(TiN layer)을 이용하므로, 반도체 소자의 액티브 영역(active region)에 열적으로 안정할 뿐만 아니라 우수한 저항 특성을 갖는 에피텍시 구조의 코발트 실리사이드층을 형성시킬 수 있는 코발트 실리사이드 에피텍시층 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 코발트 실리사이드 에피텍시층 형성 방법은 실리콘 기판 상에 실리콘 디옥사이드층을 형성하는 단계; 상기 실리콘 디옥사이드층 상에 타이타늄층을 형성하는 단계; 상기 타이타늄층 상에 코발트층을 형성하는 단계; 상기 코발트층 상에 타이타늄 나이트라이드층을 형성하는 단계; 상기 타이타늄 나이트라이드층이 형성된 실리콘 기판을 급속 열공정 처리하고, 이로 인하여 실리콘 기판과 상부 금속박막사이에 코발트-타이타늄-옥사이드-(실리콘) 층으로 이루어진 멤브레인층을 통한 Co 원자의 확산지연에 의하여 에피탁시 구조의 코발트 실리사이드층이 형성되는 단계; 및 상기 타이타늄 나이트라이드층 및 상기 멤브레인층을 세정 공정으로 제거하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 실리콘 디옥사이드층은 케미컬 옥시데이션 방법으로 H2O : H2O2: H2SO4를 3 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도로 가열한 후, 5 ~ 30분간 상기 실리콘 기판을 이 혼합 용액에 담구어 2nm 이하의 얇은 두께로 형성한다.
상기 타이타늄층은 1 ~ 10nm의 얇은 두께로 형성하며, 상기 실리콘 디옥사이드층을 형성한 후에 시간 지연 없이 형성한다.
상기 코발트층을 형성한 후에 인-시튜로 상기 타이타늄 나이트라이드층을 형성한다.
상기 멤브레인층은 상기 코발트층과 상기 실리콘 디옥사이드층 사이에 삽입된 상기 타이타늄층이 상기 급속 열공정 처리 동안 상호 반응하여 생성된다.
상기 코발트 실리사이드층은 상기 멤브레인층에 의하여 코발트 원자들의 확산이 억제되어 코발트 실리사이드 반응의 감속으로 에피텍시 형태로 성장한다. 상기 코발트 실리사이드층은 캡핑층이 상기 타이타늄 나이트라이드층이므로 타이타늄 원자가 코발트 실리사이드층으로 확산되지 않아 타이타늄 함량이 적다.
상기 멤브레인층 제거를 위한 세정 공정은 제 1 표준 세정 및 제 2 표준 세정으로 나누어 실시하되, 상기 제 1 표준 세정은 H2O : H2O2: NH4OH를 5 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도 가열하여 실시하고, 상기 제 2 표준 세정은 H2O : H2O2: HCl을 5 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도 가열하여 실시한다.
상기 세정 공정시 상기 멤브레인층이 완전히 제거되지 않고 잔류하게 될 경우 금속 콘텍저항을 열화시키므로 형성된 에피탁시 COSi2박막위에 금속접합을 할 경우, 상기 잔류된 멤브레인층을 아르곤 스퍼터 식각을 통하여 제거한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 코발트 실리사이드 에피텍시층 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 실리콘 기판 12: 실리콘 디옥사이드층
13: 타이타늄층 14: 코발트층
16: 타이타늄 나이트라이드층 114: 코발트 실리사이드층
234: 코발트-타이타늄-옥사이드-(실리콘)층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 코발트 실리사이드 에피텍시층 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)이 제공되고, 실리콘 기판(11)의 표면에 생성된 네이티브 옥사이드(native oxide)를 제거시킨다.
도 1b를 참조하면, 네이티브 옥사이드가 제거된 실리콘 기판(11) 상에 실리콘 디옥사이드층(12)을 형성한다.
상기에서, 실리콘 디옥사이드층(12)은 케미컬 옥시데이션(chemical oxidation) 방법으로 형성된다. 케미컬 실리콘 디옥사이드층(12)은 H2O : H2O2: H2SO4를 3 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도, 바람직하게는 70 ~ 90℃의 온도, 더욱 바람직하게는 약 80℃의 온도로 가열한 후, 5 ~ 30분간 실리콘 기판(11)을 이 혼합 용액에 담구어(dipping) 2nm 이하의 얇은 두께로 형성시킨다. 이러한 실리콘 디옥사이드층(12)은 금속과 Si 와의 급격한 반응으로 형성될수 있는 인터페이스 패싯(interface facet)을 감소시키는 역할을 한다.
도 1c를 참조하면, 얇은 두께의 실리콘 디옥사이드층(12) 상에 타이타늄층(13)을 형성한다.
상기에서, 타이타늄층(13)은 1 ~ 10nm의 얇은 두께로 형성한다. 타이타늄층(13)은 실리콘 디옥사이드층(12)을 형성한 후에 시간 지연 없이(no time delay) 형성한다.
도 1d를 참조하면, 타이타늄층(13) 상에 코발트층(14) 및 타이타늄 나이트라이드층(16)을 순차적으로 형성한다.
상기에서, 타이타늄층(13)이 형성된 뒤에 코발트층(14)을 시간 지연 없이(no time delay) 인-시튜(in-situ)로 형성할 수 있으며, 타이타늄층(13)이 형성된 뒤에 대기중에서 시간 지연을 두어 상기 타이타늄층(13)에 산소를 흡착시킨 뒤 코발트층(14)을 형성할 수 있다. 코발트층(14)을 형성한 후에 인-시튜(in-situ)로 타이타늄 나이트라이드층(16)을 형성한다. 타이타늄 나이트라이드층(16)은 캡핑층(capping layer) 역할을 한다.
도 1e를 참조하면, 타이타늄 나이트라이드층(16)이 형성된 실리콘 기판(11)을 급속 열공정(RTP) 처리하여 코발트 실리사이드층(114)을 형성한다. 이때, 코발트층(14)과 실리콘 디옥사이드층(12) 사이에 삽입된 타이타늄층(13)은 상호 반응하여 코발트-타이타늄-옥사이드-(실리콘)층(234)을 형성하며 이를 통하여 코발트원자의 확산지연 효과가 발생하므로 상기층의 하부에 에피탁시 구조의 코발트 실리사이드층(114) 이 생성된다.
상기에서, 급속 열공정 처리는 400 ~ 1000℃의 온도에서 10 ~ 60초간 실시한다. 이때, 열처리 분위기는 N2가스 분위기로 하거나, N2가스가 박막내에 최소로 함유되도록하여 저항값을 감소시키기 위하여 Ar 가스로 분위기 열처리한다. 삽입층(interlayer)으로 형성된 코발트-타이타늄-옥사이드-(실리콘)층(234)은 코발트층(14)과 실리콘 기판(11)과의 상호 확산 경로(path)를 열어주는 멤브레인(membrane) 역할을 하게된다. 따라서, 멤브레인 역할을 하는 코발트-타이타늄-옥사이드-(실리콘)층(234)에 의하여 코발트 원자들의 확산이 억제되므로 코발트 실리사이드 반응은 감속(retardation)되어 에피텍시 형태의 코발트 실리사이드층(114)이 성장하게 된다. 이와 같은 방법은 기존의 OME 방법과는 달리 상부 캡핑층에서 타이타늄 원자가 확산되지 않기 때문에 OME 방법 보다 코발트층(14) 내에 타이타늄 함량을 줄일 수 있으므로 저항 값이 낮은 코발트 실리사이드층(114)을 얻을 수 있으며, 또한 상부의 타이타늄 원자가 확산하는 것 보다 열 구동력(thermal driving force)을 줄일 수 있어 저온 공정이 가능하게 된다.
도 1f를 참조하면, 코발트 실리사이드층(114) 형성을 위한 실리사이드 반응이 끝나면, 제 1 표준 세정(standard cleaning) 및 제 2 표준 세정을 통하여 캡핍층인 타이타늄 나이트라이드층(16) 및 코발트-타이타늄-옥사이드-(실리콘)층(234)을 제거한다. 제 1 및 제 2 표준 세정동안 코발트-타이타늄-옥사이드-(실리콘)층(234)은 일부 잔류하게 된다.
상기에서, 제 1 표준 세정은 H2O : H2O2: NH4OH를 5 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도, 바람직하게는 70 ~ 90℃의 온도, 더욱 바람직하게는 약 80℃의 온도로 가열하여 실시하고, 제 2 표준 세정은 H2O : H2O2: HCl을 5 : 1 : 1의 비율로 혼합한 혼합 용액을 60 ~ 100℃의 온도, 바람직하게는 70 ~ 90℃의 온도, 더욱 바람직하게는 약 80℃의 온도로 가열하여 실시한다.
도 1f를 참조하면, 잔류하는 코발트-타이타늄-옥사이드-(실리콘)층(234)을 아르곤 스퍼터 식각(Ar sputter etch)을 통하여 제거하여 실리콘 기판(11) 상에 에피텍시 구조의 코발트 실리사이드층(114)을 완성시킨다.
상기한 본 발명의 실시예에 따르면, 아르곤 스퍼터 식각으로 복합산화층(234)을 제거하므로 열적으로 안정하고 전기적 특성이 양호한 에피텍시 구조의 코발트 실리사이드층(114)을 얻을 수 있다. 또한 본 발명은 인터페이스 옥사이드(interface oxide)를 이용하는 공정이기 때문에 액티브 영역에서 발생되는 표면 옥사이드층에 의한 소자의 신뢰성 감소를 억제할 수 있다. 즉, 액티브 영역은 트랜지스터를 형성하기 위하여 이온 임플란션(ion implantation)으로 도핑(doping)을 하게 되는데, 이때 그 도판트(dopant) 종류나 도핑 레벨에 따라서 이온 주입한 지역의 표면 옥사이드막의 두께는 달라지기 때문에 동일한 조건의 옥사이드층 제거 조건에서는 어떤 부분은 옥사이드층이 제거된 반면, 다른 한쪽 부분은 잔류 옥사이드층이 남게되어 두 지역의 저항 차이를 발생시켜 신뢰도를 감소시킨다. 그러나 상기 서술된 공정을 이용할 경우, 케미컬 옥시데이션 공정과 타이타늄층에 의한 옥사이드 감소(oxide reduction) 공정으로 이러한 도핑 조건에 따른 코발트 실리사이드 형성 조건의 차이를 극복할 수 있어 신뢰성 있는 금속 콘택을 얻을 수 있다. 또한 본 공정 기술은 개재(interposition)된 타이타늄층 하부에 케미컬 옥사이드층을 삽입하므로 인하여 실리시데이션(silicidation) 반응시 타이타늄층 안으로 실리콘 원자의 급격한 확산을 억제하기 때문에 타이타늄층을 삽입층(interlayer)으로 사용했을 경우 생성되는 인터페이스 패싯(interface facet) 현상을 줄일 수 있다.
상술한 바와 같이, 본 발명은 단위 공정에 대한 기술 개선으로 다음과 같은 효과를 얻을 수 있다.
첫째, 콘택 물질(contact material)로 사용되는 코발트 실리사이드층을 에피텍시 구조의 박막으로 성장시킬 수 있으므로 극미세 구조 반도체의 구조적 특성인 사이즈 이펙트(size effect)에 따른 저항 값의 증가 및 열적 안정성의 열화를 막을 수 있다.
둘째, 형성된 코발트 실리사이드층이 실리콘 기판과 에피텍시로 성장하기 때문에 코발트 실리사이드층과 실리콘 기판의 인터페이스 거칠기(roughness)가 매우 적어 소자의 액티브 영역에서 인터페이스에 의한 전류 누설 특성 열화를 최소화할 수 있다.
셋째, 기존의 공정 기술과는 달리 매우 얇은 타이타늄층을 계면에 개재시키므로 타이타늄층이 캡핑층으로 존재하는 기존의 공정 기술보다 실리시데이션 반응시 타이타늄 원자에 의한 코발트 원자의 손실(loss)을 줄여 극미세 반도체의 쉘로우 정션(shallow junction)을 형성할 때 두께 조절이 용이하다.
넷째, 코발트 실리사이드층에 타이타늄 함량을 줄여 코발트 실리사이드층의 저항 값을 낮출 수 있으며, 액티브 영역의 도판트, 도핑 레벨 및 하지층 구조에 기인한 옥사이드층의 영향을 줄일 수 있다.
다섯째, 실리시데이션 반응시 개재된 타이타늄층에 의하여 코발트-타이타늄-옥사이드-(실리콘)층이 생성되므로 기존에 비하여 상대적으로 그 반응을 수월하게진행할 수 있으며, 그 형성 온도와 형성 시간을 단축시킬 수 있다.
Claims (19)
- (a) 네이티브 옥사이드가 제거된 실리콘 기판이 제공되는 단계;(b) 상기 실리콘 기판 상에 케미컬 옥시데이션 방법으로 실리콘 디옥사이드층이 형성되는 단계;(c) 상기 실리콘 디옥사이드층 상에 타이타늄층, 코발트층 및 타이타늄 나이트라이드층이 순차적으로 형성되는 단계;(d) 급속 열공정 처리를 실시하여 상기 실리콘 기판과 상기 타이타늄 나이트라이드층 사이에 코발트-타이타늄-옥사이드-(실리콘)층으로 이루어진 멤브레인층이 형성되고, 상기 멤브레인층에 의한 코발트(Co) 원자의 확산지연에 의하여 엑피텍시 구조의 코발트 실리사이드층이 형성되는 단계; 및(e) 세정공정을 통해 상기 타이타늄 나이트라이드층 및 상기 멤브레인층이 제거되어 상기 코발트 실리사이드층이 노출되는 단계를 포함하는 코발트 실리사이드 에피텍시층 형성 방법.
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- 제 1 항에 있어서, 상기 실리콘 디옥사이드층은,H2O : H2O2: H2SO4를 3 : 1 : 1의 비율로 혼합된 혼합용액을 60℃ ~ 100℃의 온도로 가열시킨 후, 5분 ~ 30분 동안 상기 실리콘 기판을 상기 혼합 용액에 담구는 공정을 통해 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 실리콘 디옥사이드층은 2nm 이하의 얇은 두께로 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 타이타늄층은 1nm ~ 10nm의 얇은 두께로 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 타이타늄층은 상기 실리콘 디옥사이드층이 형성된 후, 시간 지연 없이 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 코발트층은 상기 타이타늄층이 형성된 후, 시간 지연 없이 인시튜로 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 코발트층은 상기 타이타늄층이 형성된 후, 대기중에서 시간 지연을 두어 상기 타이타늄층에 산소를 흡착시킨 뒤 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 타이타늄 나이트라이드층은 상기 코발트층이 형성된 후, 인시튜로 형성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 멤브레인층은 상기 코발트층과 상기 실리콘 디옥사이드층 사이에 삽입된 상기 타이타늄층이 상기 급속 열공정 처리 동안 상호 반응하여 생성되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 급속 열공정 처리는 400℃ ~ 1000℃의 온도에서 10초 ~ 60초 동안 실시되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 급속 열공정 처리시 열처리 분위기는 N2가스(gas)로 하는 것과, 저항값 감소를 위하여 Ar 가스로 하는 코발트 실리사이드 에피텍시층 형성 방법.
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- 제 1 항에 있어서,상기 세정 공정은 제 1 표준 세정 및 제 2 표준 세정으로 나누어 실시되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 16 항에 있어서, 상기 제 1 표준 세정은,H2O : H2O2: NH4OH를 5 : 1 : 1의 비율로 혼합된 혼합 용액을 60℃ ~ 100℃의 온도에서 가열하는 공정으로 실시되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 16 항에 있어서, 상기 제 2 표준 세정은,H2O : H2O2: HCl을 5 : 1 : 1의 비율로 혼합된 혼합 용액을 60℃ ~ 100℃의 온도에서 가열하는 공정으로 실시되는 코발트 실리사이드 에피텍시층 형성 방법.
- 제 1 항에 있어서,상기 세정 공정 후에도 잔류되는 상기 멤브레인층을 제거하기 위하여 아르곤 스퍼터 식각 공정을 더 포함하는 코발트 실리사이드 에피텍시층 형성 방법.
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Citations (4)
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| KR19990057898A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 장벽금속막 형성 방법 |
| KR19990073857A (ko) * | 1998-03-04 | 1999-10-05 | 김규현 | 낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249773B1 (ko) * | 1997-11-13 | 2000-03-15 | 정선종 | 혼합비정질 박막을 이용한 반도체 제작방법 |
| KR19990057898A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 장벽금속막 형성 방법 |
| KR19990073857A (ko) * | 1998-03-04 | 1999-10-05 | 김규현 | 낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법 |
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