KR100469221B1 - 디바이스제조공정 - Google Patents

Abstract

본 발명은 디바이스의 소스 및 드레인 영역 위에 코발트 실리사이드(cobalt silicide)층을 저저항 접촉층으로서 형성하는 디바이스 제조 공정에 관한 것이다. 먼저, 실리콘 기판은 기판의 표면상에 박막의 산화물층을 형성하는 조건하에 있게 된다. 산화물의 두께는 약 0.5 nm 내지 약 1.5 nm인 것이 바람직하다. 그 후, 실리콘 기판의 적어도 산화된 표면상에는 적어도 하나의 코발트층이 형성된다. 코발트층(들)은 전자빔 증착(e-beam evaporation)과 같은 전형적인 방법을 사용하여 형성된다. 코발트층(들)은 실질적으로 무산소 분위기에서 기판상에 형성된다. 각 코발트층은 약 1 nm 내지 약 5 nm의 두께를 갖는다. 기판이 실질적으로 무산소 분위기에서 유지되는 동안, 기판은 코발트 실리사이드층을 형성하기 위해 어닐링된다. 기판은 약 450℃ 내지 약 800℃의 온도 범위내에서 어닐링되는 것이 바람직하다. 그 결과, 코발트 실리사이드는 접촉 물질로서 사용하기에 바람직한 저저항 및 높은 균일성을 가지게 된다.

Description

디바이스 제조 공정{A PROCESS FOR DEVICE FABRICATION IN WHICH A THIN LAYER OF COBALT SILICIDE IS FORMED}

본 발명은 반도체 기판상에 코발트 실리사이드층(a layer of cobalt silicide)을 도전층으로서 형성하는 디바이스 제조 공정에 관한 것이다.

반도체 디바이스 제조 공정에서, 실리사이드, 즉 내열성 금속(refractory metal) 또는 준귀금속(near-noble metal)과 실리콘이 반응함으로써 형성된 물질은 다양한 응용에 이용된다. 예를 들면, 소스/드레인 접점(contacts) 및 게이트 전극의 시트 저항(sheet resistance)을 저하시키기 위해 티타늄 실리사이드(TiSi₂) 및 코발트 실리사이드(CoSi₂)를 사용하는 방안이 케이.맥스(K. Maex)의 Materials Sci. Eng. R11, pp. 53-153(1993)에 개시되어 있다. 금속 실리사이드는 소위 자기 정렬 공정(self-aligned process)에 의해 형성된다. 즉, 이 금속은 산화물 또는 질화물 패턴을 갖는 실리콘(Si) 웨이퍼의 표면상에 부착되어 어닐링(annealing)된다. 노출된 단일 결정 실리콘, 다결정 실리콘, 또는 비결정 실리콘과 접촉된 부분의 금속만이 실리콘과 반응하여 실리사이드를 형성한다. 산화물 또는 질화물 마스크 위에 형성된 금속층 부분은 실리사이드로 화학 변화되지 않는다. 실리사이드로 화학 변화되지 않는 금속은 후속 에칭 단계에서 마스킹(masking) 단계를 거치지 않고 용이하게 제거된다. 따라서, 이와 같은 공정은 자기 정렬 실리사이드 또는 살리사이드(salicide)라 일컬어진다.

1 미크론 미만의 설계 규정을 갖는 ULSI(ultra-large scale integration) 실리콘 MOSFET(metal-oxide-silicon-field-effect transistor) 디바이스 공정에서, 실리사이드층 하부에 얕은 전기적 p-n 접합부의 형성은 실리콘층 자체의 형성만큼은 아니더라도 그에 버금갈 정도로 중요하다. 전형적으로, 소스/드레인 영역내에 얕은 실리사이드 접합부를 형성하는 데에는 두가지 방안중 하나가 이용된다. 이 가운데 하나의 예는, 도 1a 내지 도 1c에 도시된 바와 같이, 현재의 p-n 접합부 상에 실리사이드를 형성하는 방안으로서, 이는 포스트-정션 실리사이드화(post-junction silicidation, PJS)로 알려져 있다. 도 1a를 참조하면, 먼저 게이트(130)를 주입 마스크(implantation mask)로서 사용하여, 소스 및 드레인 확장 영역(extensions)을 형성하기 위해 낮은 도우즈 주입(low dose implantation)이 사용된다. 그 후, SiO₂층을 침착한 후 에칭하여, 측벽 스페이서(sidewall spacers)(170)를 형성한다. 그 후, n 형 MOSFET의 게이트(130) 및 소스(110)/드레인(120) 영역에 비소 또는 인(140)을 주입하거나 혹은, p 형 MOSFET의 게이트(130), 소스(110) 및 드레인(120) 영역에 붕소 또는 BF₂의 도우즈를 주입한다. 이어서, 어닐링이 수행되어, 주입 손상을 제거하고, 도펀트를 전기적으로 활성상태로 하여 확산시켜, 얕은 p-n 접합부를 형성한다. 그 후, 도 1b에 도시된 바와 같이, 전체 웨이퍼 위에 5-15 nm 두께의 코발트(Co)층(150)을 침착한다. 약 450℃의 온도에서 10 분 동안 어닐링한 후, 다량 도핑된 소스(110), 드레인(120) 및 게이트(130) 영역에 CoSi 및/또는 Co₂Si를 형성한다. 코발트는 예로서 언급한 것이다. 이와 유사한 공정 기법을 사용하여 실리사이드를 형성하는 데에는 티타늄, 니켈 및 백금과 같은 그 밖의 다른 금속이 또한 이용될 수 있다. 도 1c에 도시된 바와 같이, 선택적인 습식 에칭 기법을 이용하여 필드 산화물(160) 및 스페이서 영역(170)의 상부로부터 반응되지 않은 Co를 제거한 후, 700℃의 온도에서 급속 열 어닐링(rapid thermal anneal; RTA)을 행함으로써 CoSi 및 Co₂Si를 CoSi₂(180)로 변환시킨다.

두 번째 방안은 실리드화 이후에 접합부를 형성하는 기법으로서, 이는 SADS (silicide-as-doping-source)로 알려져 있다. PJS 공정에 대해 기술한 바와 같이, 게이트 및 소스/드레인을 규정한 후, Co 스퍼터링, 제 1 어닐링, 금속 에칭, 및 제 2 RTA 어닐링 기법을 이용하여 게이트 및 소스/드레인 영역에 CoSi₂ 살리사이드를 형성한다. 이는, 주입된 도펀트 원자의 대부분이 CoSi₂층에 유지되도록 하는 주입 에너지를 사용하여 비소, 붕소, 또는 인과 같은 종류의 도펀트 주입보다 먼저 행해진다. 전형적으로 850-900℃의 온도에서 후속 어닐링이 실행되는 동안에는, CoSi₂층 내부에 주입 손상이 발생되지 않으며, 도펀트는 주변의 Si 영역으로 확산되어 p-n 접합부를 형성한다.

PJS 공정에서, 층의 두께가 변화되면 사전 형성된 접합이 약하게 되거나 틈이 발생되어 심각한 누설이 야기될 수 있기 때문에, 실리사이드층의 균일성은 중요하다. 전형적으로, 표면위에 형성된 실리사이드층을 균일하게 하기 위해 Si 및 다결정 Si의 표면으로부터 소정의 원래의 산화물을 제거한다. SADS 공정에서, 실리사이드층의 균일성 및 열적 안정성도 또한 매우 중요한데, 그 이유는 도펀트-드라이빙(dopant-driving), 고온 어닐링이 실행되는 동안 실리사이드층이 균일하게 유지되어야 하기 때문이다. 다결정 CoSi₂층은 비균일한 층 두께를 갖는 것으로 알려져 있다. 고온 어닐링이 수행되는 동안, 실리사이드 결정 입자 경계는 표면 및 접촉면(interface)에서 그루브(groove)로 형성된다. 이 국소적인 박막화는 연장된 고온 어닐링 동안 실리사이드층을 응집시킨다. 에피택셜층은 보다 큰 균일성을 가지기 때문에, 도핑 방안으로서 SADS 또는 PJS의 사용 여부에 관계없이, 소스/드레인 영역에 에피택셜 실리사이드층을 사용하는 것이 바람직하다. 그 이유는 에피택셜 실리사이드층은 결정 입자 경계를 가지지 않아서, 열적으로 매우 안정되어 있기 때문이다. 또한, 에피택셜 실리사이드층은 매우 평탄한 접촉면 및 우수한 층 균일성으로 제조될 수 있다. 에피택셜 실리사이드의 이들 특성은 균일성 및 얇은 금속층을 필요로 하는 실리사이드화된 얕은 접합 접점 및 넓은 영역의 다이오드/접점의 응용에 적절하게 이용된다.

에피택셜 CoSi₂층을 성장시키는 하나의 알려진 공정은, 산화물이 없는 원자 세정의 Si(100) 및 Si(111), 및 Si(110) 표면 상에서 MBE(molecular beam epitaxy)를 사용하는 UHV(ultra-high vacuum) 공정이다. 실리콘 표면상에 산화물이 존재하면 MBE 에피택셜 성장 공정이 지연된다. 다른 방식으로, 에피택셜 CoSi₂는 고에너지, 높은 도우즈 Co 주입을 사용하는 메조택시(mesotaxy) 기법에 의해 형성된다. 에피택셜 실리사이드를 제조하는 이들 두 기법중 어느 것도 현재의 반도체 제조 라인에 적합하지 않다. Si(100)상에 CoSi₂를 에피택셜 성장시키는 세 번째 기법은 웨이(Wei) 등의 미국 특허 제 5,047,367 호에 개시되어 있으며, 여기서 Ti/Co 이중층이 실리콘상에 침착되고 질소로 어닐링되어서, 실리콘 접촉면에서 에피택셜 CoSi₂가 성장되고, 표면 부근에 TiN이 형성된다. 그러나, 종래의 실리콘 공정 툴과 혼용되는 이 기법은 필드 산화물의 에지 부근의 에피택셜 CoSi₂층에 큰 공극(void)을 생기게 하여, 에피택셜 CoSi₂층을 40 nm 미만의 두께로 균일하게 성장시킬 수 없는 문제가 있다. 약 20 nm의 두께를 갖는 코발트 실리사이드층은 소규모 설계 규칙을 갖는 디바이스에 적절하기 때문에, 더욱 얇은(20 nm 미만의 두께), 고품질의 에피택셜 CoSi₂층을 생성할 수 있고, 종래의 공정 툴과 혼용될 수 있는 공정이 요구된다.

SITOX(Silicidation Through Oxide) 기법을 사용하여 실리콘상에 TiSi₂층을형성하는 디바이스 제조에 대한 자기 정렬 공정은 수미, 에이치(Sumi, H) 등의 "New Silicidation Technology by SITOX(Silicidation Through Oxide) and Its Impact on Sub-half Micron MOS Devices"이란 명칭의 IEDM Vol. 90, pp. 249-252(1990)의 간행물 및 수미 등의 미국 특허 제 5,194,405 호에 개시되어 있다. 이 공정에서, 패터닝된 물질의 층 또는 층들이 전형적으로 그 위에 형성된 실리콘 기판상에 5 nm 미만의 두께를 갖는 실리콘 화합물(SiO₂)을 먼저 형성한다. 이어서, Ti 실리사이드 형성에 대해 당업자에게 잘 알려진 공정 단계들을 이용하여 박막 SiO₂층이 없는 티타늄 자기 정렬된 실리사이드를 형성한다. 이들 단계는 40 nm의 Ti를 침착하는 단계와, 650℃의 온도에서 제 1 어닐링하는 단계와, 반응되지 않은 Ti 및 TiN을 선택적으로 제거하는 단계와, 900℃의 온도에서 제 2 어닐링을 수행하는 단계를 포함한다. SiO₂층이 약 3-5 nm의 두께를 가지면, 결정 입자가 크고 균일한 TiSi₂층이 획득된다. SiO₂층의 두께가 3 nm 미만이면, 실리사이드층의 표면 모폴로지(morphology)가 불량해진다.

전술한 공정에서 하나의 문제점은 산화물층의 두께를 바람직한 두께로 조절하는 것이 어렵다는 것이다. 또한, 이 공정은 두꺼운(즉, 40 nm 이상의 두께) 티타늄 실리사이드를 형성하는 데에만 유용한데, 그 이유는 적절한 균일성을 갖는 실리사이드층을 형성하기 위해 코발트와 같은 다른 금속이 특정 두께를 갖는 SiO₂층을 통해 확산되지 않기 때문이다. 따라서, 실리콘 기판상에 금속 실리사이드를 형성하는데 대안적인 기법이 요망된다.

본 발명은 자기 정렬된 실리사이드 기법을 사용하여, 실리콘 기판상에 얇고 균일한 코발트 실리사이드(CoSi₂)의 에피택셜층을 형성하는 디바이스 제조 공정에 관한 것이다. 실리콘 기판의 결정 방향은 제한되지 않는다. 즉, 모든 방향, 예를 들어 {100}, {110}, {111}, {112}, 및 {113}과, 이들 극(pole) 위치로부터 약간의 모든 변동을 갖는 실리콘 기판은 적절한 것으로 고려한다. 본 발명의 공정에 따라 형성된 코발트 실리사이드층은 안정되고 높은 도전층으로서 동작하며, 이러한 도전층은 향상된 디바이스 성능을 갖게 하는 저저항 접촉 및 얕은 접합 형성을 허용한다.

본 발명의 공정은 반도체 디바이스 제조에 사용된다. 전형적으로, 에피택셜 코발트 실리사이드가 위에 형성되는 실리콘 기판은, 도핑된 실리콘 및 도핑되지 않은 실리콘 영역, SiO₂ 영역 및 그 내부에 형성되는 그 밖의 다른 영역을 갖는다. 당업자라면, 본 발명의 공정에서 사용될 수 있는 실리콘 기판과 공정이 다양함을 이해할 것이다. 명료성을 위해, 본 발명의 공정은 노출된 실리콘 기판상에 코발트 실리사이드의 에피택셜층을 형성하는 가장 일반적인 방식으로 먼저 기술된다. 본 명세서에서 언급된 특정한 디바이스 구조는 예시적인 것으로, 이것으로 한정되지 않는다.

먼저, 디바이스의 소스 및 드레인 영역위에 박막의 산화물층을 형성하는 화학적 세정 공정(chemical cleaning process)을 사용하여 실리콘 기판을 세정한다. 예를 들어, 과산화수소 수용액을 사용하여 기판을 세정할 때, 기판의 노출된 실리콘 표면상에 약 0.5 nm 내지 약 1.5 nm 두께를 갖는 산화물층을 형성한다. 이 공정은 실질적으로 자체-한정(self-limiting) 공정이다. 즉, 소정의 시간동안 기판을 용액에 담근 후, 산화물 형성 속도는 후속 형성되는 산화물의 양을 무시할 수 있는 지점까지 상당히 느려진다. 전형적으로, 바람직한 두께를 갖는 산화물층을 형성하기 위해 약 5 분 내지 약 20 분 동안 용액내에 기판을 담근다. 화학적 세정 용액은 염산과 같은 강산, 또는 수산화암모늄과 같은 약염기를 포함하는 것이 바람직하다. 이들 용액내에서의 과산화수소, 물, 및 그 밖의 다른 성분의 상대적인 양은 당업자에게 잘 알려져 있으므로, 본 명세서에서 상세히 기술되지 않을 것이다. 이 세정 단계전에, HF 함유 용액을 사용하여, 원래의 산화물이 기판 표면으로부터 제거되는 것이 바람직하다.

그 후, 실리콘 기판 표면상에 코발트층이 형성된다. 코발트를 균일하게 성장시키고 비교적 불순물이 없는 기법을 사용함으로써 산화물상에 코발트를 형성한다. 이들 기법은 당업자에게 잘 알려져 있다. 예를 들면, 코발트는 전자빔 증착 기법에 의해 기판상에 형성된다. 스퍼터 침착과 같은 다른 기법에 의해 코발트가 기판상에 형성되는 것도 또한 고려될 수 있다. 코발트층의 두께는 5 nm 이하이다. 코발트층은 약 1 nm 내지 약 4 nm 두께를 갖는 것이 바람직하다.

코발트는 무산소 분위기에서 기판상에 형성된다. 본 발명과 관련해서, 산소가 없음은, 분위기내에 산소가 에피택셜 코발트 실리사이드의 성장에 악영향을 끼치지 않을 만큼 존재하는 것을 의미한다. 본 발명의 공정에서 코발트층이 형성되는 분위기는 진공 상태이거나 비활성 상태이다. 아르곤은 비활성 기체의 적절한 예이다.

코발트층이 형성된 후, 코발트층이 산소에 노출되기 전에 코발트 실리사이드(CoSi₂)를 형성하기 위해 기판이 어닐링된다. 코발트층이 기판상에 형성될 때, 기판이 높은 온도(즉, 450℃ 이상)에서 유지될 경우, 이 어닐링 단계는 필요없게 된다. 기판이 약 450℃ 내지 약 800℃의 온도 범위에서 어닐링되는 것이 바람직하다. 예를 들어, 약 600℃에서 약 1분 동안 어닐링되는 것이 적절하다.

지정된 두께 범위를 갖는 코발트층의 침착으로부터 성장된 에피택셜 CoSi₂층의 두께는 약 3.6 nm 내지 약 14.4 nm이다(즉, CoSi₂층의 두께는 형성되는 코발트층의 두께의 대략 3.6 배이다). 더 두꺼운 에피택셜 CoSi₂층이 요망될 경우, 깁슨(Gibson) 등에 의한 미국 특허 제 4,477,308 호에 개시된 것과 같은 "템플릿(template)"층의 두께를 증가시키는 여러가지 기법이 두께를 증가시키는데 유용한 것으로 고려된다.

예를 들면, 실질적으로 무산소 분위기에서 전술한 바와 같이 형성되는 박막의 에피택셜 CoSi₂층상에 2 nm 두께의 코발트층이 전자빔 증착 또는 스퍼터링에 의해 침착된다. 이러한 제 2 Co 침착이 실행될 동안의 기판 온도는 650℃ 미만으로 유지된다. Co 침착후, 전형적으로, 기판은 임의의 산소를 포함하는 분위기에 노출되기 전에 650℃에서 1분 동안 어닐링된다. 이 제 2 공정 사이클의 결과로서, 에피택셜 CoSi₂층의 두께는 약 7.2 nm만큼 증가한다. 더 두꺼운 CoSi₂층이 요구될 경우, 요구되는 CoSi₂층 두께에 도달될 때까지 침착 및 어닐링 단계가 반복된다. 모든 침착 및 어닐링은 진공 상태에서 수행되는 것이 바람직하다. 그러나, 각 어닐링 단계후, 진공 챔버로부터 샘플을 제거하고 공기에 노출시키는 것은 후속하는 성장 공정에 악영향을 끼치지 않는다. CoSi₂층이 바람직한 두께로 성장되었을 때, 실리사이드층의 결정성을 향상시키고, CoSi₂/Si 접촉면을 평탄화하기 위해 웨이퍼를 약 1 분 내지 약 10 분 동안 고온(약 750℃ 내지 약 950℃)에서 어닐링되게 하는 것이 바람직하다. 이 고온 어닐링은 산소가 없으며, 질소를 포함하는 분위기에서 실행되는 것이 바람직하다.

본 발명의 공정에 따라 제공되는 실리사이드층은 MOSFET의 소스-드레인 영역에서 바이폴라 트랜지스터 전극에 대한 접점, Si_1-xGe_x 디바이스에 대한 저저항 접점, 대형 쇼트키 다이오드/광검출기, 및 접점 하부 충전 물질로서 사용될 수 있다.

본 발명은 자기 정렬 실리콘 기법에 사용되는 양질의 에피택셜 코발트 실리사이드(CoSi₂)층을 형성하는 공정에 관한 것이다. 이 공정은 코발트 실리사이드층이 요구되는 디바이스 제조 공정에 통합된다. 본 발명이 통합되는 공정의 예로서는, Si MOSFET 디바이스의 다량 도핑된 확산 영역에서 에피택셜 CoSi₂층이 요구되는 공정과, 확산 소스로서 CoSi₂층을 사용하는 공정이 있다.

이 공정에서는 처음에 실리콘 기판상에 CoSi₂층을 형성한다. 도 2a-2c는 본 발명의 공정에 따라 CoSi₂층이 형성되어 있는 실리콘 기판의 개략적인 단면도이다. 본 발명의 공정에서, 박막의 산화물층(200)(즉, 0.5 nm 내지 약 1.5 nm 이하의 두께)이 실리콘 기판(210)의 표면상에 형성된다. 이 산화물층(200)은, 노출된 실리콘 기판상에 산화물을 형성하기 위해서 알려진 화학적 세정 용액을 기판에 가하는 방안과 같은 종래의 방안에 의해 형성된다. 전형적으로, 이들 화학적 용액은 과산화수소와 물을 함유한다. 적절한 용액의 예로서는, 고온(예를 들어, 약 100℃) 염산(HCl), 과산화수소(H₂O₂) 및 물(용액 체적비는 3 : 1 : 1)의 용액과, 고온(예를 들어, 약 90℃) 수산화암모늄(NH₄OH), H₂O₂, 및 물(용액 체적비는 1 : 1 : 4)의 용액을 들 수 있다. 전형적으로, 기판을 약 5 분 내지 약 20 분 동안 용액에 담근다. 산화물층을 성장시키는 다른 적절한 방법으로서는, 산화물층을 약 1.5 nm의 최대 두께로 성장시키기에 충분한 조건하에서, 드라이 산소로 실리콘 기판을 어닐링하는 방법을 들 수 있다. 적절한 조건의 하나의 예로서는, 810℃에서 약 4 분 동안 순수한 산소로 어닐링하는 것이다.

산화물층(200)이 형성된 후, 웨이퍼는 실질적으로 무산소 분위기에 있게 된다. 본 발명과 관련하여, 후속하는 어닐링 단계동안 코발트가 치명적일 정도로 산화되는 것을 방지하기 위해 산소는 분위기에서 제외된다. 적절한 분위기는 진공 상태와, 아르곤과 같은 비활성 기체를 포함하는 상태이다.

도 2b를 참조하면, 그 후, 기판은 기판(210)의 표면상에 코발트(220)층을 형성하기 위한 조건하에 있게 된다. 코발트층(220)은 산화물층(200) 위에 형성된다. 코발트층이 균일한 두께를 가지도록 하는 조건이 선택된다. 코발트층(220)은 전자빔 증착 또는 스퍼터 침착과 같은 종래의 기법을 사용하여 기판의 표면상에 형성된다. 기판의 표면상에 코발트를 형성하는 데에 전자빔 증착이 사용되면, 최종적인 코발트층이 균일하고 비교적 불순물이 없는 상태로 되기 때문에, 바람직하다. 본 발명에서, 코발트층의 두께는 1 nm보다 두꺼우며, 약 5 nm를 초과하지는 않는다. 바람직한 균일한 층을 얻기 위해, 코발트층의 두께가 4 nm 미만인 것이 바람직하다. 본 발명의 공정에 의해 형성되는 최종적인 CoSi₂층은, 기판상에 형성되는 코발트층이 전술한 두께 범위내에 있지 않을 경우 균일하지 못한 것으로 판명된다.

코발트층(220)이 기판상에 형성된 후, 기판은 어닐링된다. 기판은 어닐링 단계가 끝날 때까지 실질적으로 무산소 분위기에서 유지된다. 기판이 어닐링될 때의 온도는 대개 설계 선택의 문제이다. 그러나, 약 450℃ 내지 약 800℃가 바람직하다. 기판은 코발트를 코발트 실리사이드로 변환시키기에 충분한 시간동안 어닐링된다. 시간은 코발트층의 두께와 어닐링될 때의 온도의 함수이다. 예를 들면, 600℃에서 2 nm 두께의 코발트층을 코발트 실리사이드로 변환시키는 데에는 30 초 동안의 어닐링이면 충분하다. 온도가 높거나 층이 얇을수록, 더 적은 시간이 요구되며, 온도가 낮거나 층이 두꺼울수록, 더 많은 시간이 요구된다. 도 2c에는 도시되지 않았지만, CoSi₂로 변환되지 않은 코발트층의 부분은 공정중 이 시점에서 기판으로부터 제거된다.

도 2c에 도시된 바와 같이, 이 어닐링 단계후, 코발트 실리사이드(225)는 실리콘 기판(210) 바로 위에 형성되며, 그 후 산화물층(200)이 코발트 실리사이드층(225) 위에 놓이게 된다. 기판상에 형성된 코발트층의 두께는 약 1 nm 내지 약 5 nm의 두께이기 때문에, 결과적으로 충분히 반응된 CoSi₂층의 두께는 약 3.6 nm 내지 약 18 nm의 두께가 된다. 소정의 예에서는, 약 18 nm보다 더 두꺼운 CoSi₂층이 요구된다. 전술한 공정 시퀀스를 반복함으로써, 즉 기판의 표면상에 코발트층이 형성되고, 기판이 실질적으로 무산소 분위기에서 유지되는 동안 CoSi₂를 형성하도록 어닐링되는 공정을 반복함으로써 더 두꺼운 CoSi₂층이 형성된다. 하나 이상의 코발트-형성/어닐링 사이클을 이용하여 CoSi₂층이 형성될 때, 전체 CoSi₂층이 형성될 때까지 기판이 실질적으로 무산소 분위기에서 유지되는 것이 바람직하다. 이들 후속 코발트층은 초기 코발트층과 동일한 방식으로 두께가 제한되지는 않는다. 그러나, 후속 코발트층의 두께가 하부의 코발트 실리사이드의 두께의 약 1/3을 초과하지 않는 것이 바람직하다. 코발트층의 두께에 대한 이러한 제한은 후속 실리사이드 반응에서 CoSi₂의 재결정핵 생성(renucleation)을 방지하기 위해서이다. 초기 코발트 실리사이드층 위에 형성된 후속 코발트층에 대한 이러한 두께 제한으로 인해 Co₂Si와 CoSi의 후속 코발트층과의 반응을 수용하기에 충분한 양의 CoSi₂가 존재하게 된다.

전술한 공정은 n-MOSFET 디바이스를 제조하는 종래의 공정에서 사용된 바와 같이 또한 기술된다. 당업자라면, 공정의 순서중 바람직한 시점에서 CoSi₂를 형성하기 위해 본 발명의 공정을 디바이스 제조 공정에 어떻게 적용시키는 지를 알 것이다. 도 3a를 참조하면, SiO₂와 같은 필드 절연막(301)이 여러 소자들간의 절연을 위해서, 소량 도핑된 p-형 Si 기판(302)의 부분 위에 선택적으로 형성된다. 그 후, 게이트 전극(308)이 형성된다. 게이트 전극(308)은 종래의 공정 기법을 사용하여 형성된다.

예를 들어, 열적으로 성장된 SiO₂막과 같은 게이트 절연막(303)은 필드 절연 부분들(301)간의 활성 영역의 표면상에 형성된다. 다음에, CVD(chemical vapor deposition) 공정에 의해 게이트 절연막의 표면상에 다결정 실리콘막(304)이 형성되며, 그 후 다결정 실리콘층(304)의 상부에 WSi_x층(305)이 스퍼터링된다. 그 후, As와 같은 n-형 도펀트가 WSi_x층(305) 및 다결정 실리콘(Si)층(304)의 상부에 주입된다. 그 후, SiO₂층과 같은 하드 마스크층(307)이 WSi_x층상에 침착되며, 이어서 하드 마스크(307), WSi_x층(305) 및 다결정 실리콘층(304)의 스택이 도 3a에 도시된 게이트 절연막(303)의 상부에 게이트 전극(308)을 형성하도록 바람직한 패턴으로 에칭된다.

통상적으로, 그 후 예를 들어 As와 같은 n-형 불순물이 낮은 농도로 실리콘 기판에 주입되며, 이 때 게이트 전극(308)은 마스크로서 작용하며, 그 후 부가적인 SiO₂막(309)이 게이트 전극(304) 및 게이트 절연막(303) 위에 침착된다. 이 SiO₂막(309)은 게이트 전극(304)의 측벽에 측벽 스페이서(309)를 형성하기 위해 이온 반응 에칭(RIE) 공정으로 기판(302)에 비해 상대적으로 수직 및 수평적으로 이방성 에칭된다.

그 후, 비소(As)와 같은 n-형 불순물이 고농도로 실리콘 기판(301)으로 주입되며, 이 때 게이트 전극(308) 및 측벽 스페이서(309)는 마스크로 작용한다. 그 후, 디바이스는 주입된 불순물을 전기적으로 활성화시키기 위해 어닐링되고, 이에 따라 다결정 실리콘(304)을 도핑하고, 소량 도핑된 확장 영역을 갖는 소스(311) 및 드레인(312) 영역에 얕은 접합부를 형성한다.

도 3b를 참조하면, 이 구조의 노출된 실리콘 표면상에 바람직한 CoSi₂층을 형성하기 위해, 그 후 소스(311) 및 드레인(312) 영역의 표면상의 원래의 산화물과 소스(311) 및 드레인(312) 영역에 남아있는 게이트 절연막(303)을 제거하기 위해, 묽은 HF 함유 수용액이 사용된다. 또한, 측벽 및 하드 마스크 물질의 적은 부분이 HF 에칭이 행해질 때 제거된다. 그 후, 다량 도핑된 소스(311) 및 드레인(312) 영역에 박막의 SiO_X층(315)을 성장시키기 위해, 웨이퍼는 90℃에서 15분 동안 1:1:4의 비율을 갖는 H₂O₂ : NH₄OH : H₂O 용액에 담겨진다. 그 후, 웨이퍼(300)는 산소, 수증기, 및 탄화수소를 부분 압력으로 하는 낮은 압력(예를 들어, 약 5×10^-9 torr 미만)을 갖는 스퍼터링 챔버에 로딩된다. 그 후, 2.5 nm의 두께의 균일한 고순도 코발트층(320)이 웨이퍼가 300℃로 유지되는 동안 낮은 침착 속도(약 0.5 nm/s 미만)로 스퍼터링된다.

도 3c를 참조하면, 이 코발트층(320)은 650℃에서 2 분동안 산소가 없는 스퍼터링 챔버에서 어닐링되어서, 소스(311) 및 드레인(312) 영역의 상부에 에피택셜 CoSi₂층(325)을 성장시키게 된다. 그 후, 기판이 300℃ 미만으로 유지되는 동안, 2 nm 두께의 균일한 제 2 코발트층(330)이 스퍼터링되어서, 도 3c에 도시된 구조로 된다. 그 후, 700℃에서 1분 동안 실질적으로 산소가 없는 스퍼터링 챔버에서 제 2 어닐링이 실행되며, 이는 에피택셜 CoSi₂층(325)의 두께를 증가시킨다. 그 후, 필드 산화물, 하드 마스크 및 측벽의 상부로부터 반응되지 않은 코발트(320, 330)를 제거하기 위해 습식 에칭이 행해진다. 웨이퍼는 850℃에서 1분 동안 질소 분위기에서 어닐링된다. 이 어닐링이 행해지는 동안, SiO_X층(315)이 증착 및/또는 응집된다. 이 결과에 대한 구조가 도 3d에 도시되어 있으며, 코발트 실리사이드(325)가 기판(302)의 소스 및 드레인 영역에 남아있는 것을 도시한다. 소스 및 드레인 영역에 형성되는 에피택셜 CoSi₂는 약 16 nm의 두께를 갖는다.

도 4a-4d를 참조하면, 본 발명의 다른 실시예에서, 얕은 접합부를 형성하는데 SADS 기법이 사용된다. SiO₂와 같은 필드 절연막(401)이 여러 소자들간의 절연을 위해서, 소량 도핑된 p-형 실리콘 기판(402) 부분상에 선택적으로 형성된다. 그 후, 열적으로 성장된 SiO₂막과 같은 게이트 절연막(403)이 필드 절연 부분(401) 사이의 활성 영역의 표면상에 형성된다. 다음에, CVD 공정에 의해, 게이트 절연막(403)의 표면상에 다결정 실리콘막(404)이 형성되며, 그 후 다결정 실리콘층(404)의 상부에 WSi_x층(405)이 스퍼터링된다. 그 후, As와 같은 n-형 도펀트(406)가 WSi_x층(405) 및 다결정 실리콘층(404)의 상부에 주입된다. 그 후, 전형적으로 SiO₂인 하드 마스크층(407)이 WSi₂층의 상부에 형성된다. 그 후, 하드 마스크(407), WSi_x층(405), 및 다결정 실리콘층(404)을 포함하는 스택이 바람직한 패턴으로 에칭되어서, 게이트 절연막(403)의 상부에 게이트 전극(408)을 형성하게 된다.

SiO₂막(415)은 게이트 전극(408) 및 게이트 절연막(403) 위에 침착된다. 이 SiO₂막(415)은 도 4a에 도시된 바와 같이 게이트 전극(408)의 측벽상에 측벽 스페이서(415)를 형성하기 위해 RIE 공정을 사용하여 기판(401)에 비해 상대적으로 수직 및 수평적으로 이방성 에칭이 행해진다.

도 4b를 참조하면, 이 디바이스의 노출된 부분 위에 바람직한 에피택셜 CoSi₂층을 형성하기 위해, 먼저 소스(411) 및 드레인(412) 영역 위의 게이트 절연막(403) 및 원래의 산화물을 제거하는데 묽은 HF 함유 수용액이 사용된다. 또한, HF 에칭이 행해질 동안 측벽(415) 및 하드 마스크(407)의 적은 부분이 제거된다. 그 후, 소스(411) 및 드레인(412) 영역에 얇은 SiO_X층(425)을 성장시키기 위해 약 100℃에서 5분 동안 1 : 3 : 1의 비를 갖는 H₂O₂:HCl:H₂O 용액에 웨이퍼를 담근다. 그 후, 이 웨이퍼는 약 1×10^-10 torr 미만의 산소, 수증기, 및 탄화수소를 부분 압력으로 하는 낮은 압력을 갖는 UHV 증착 챔버에 로딩된다. 2.5 nm 두께를 갖는 균일한 고순도 코발트층(435)은 기판이 실내 온도로 유지되는 동안, 낮은 침착 속도(즉, 0.5 nm/s 미만)으로 전자빔 침착된다. 코발트층(435)이 위에 형성된 기판은 2분 동안 600 ℃에서 UHV 증착 챔버에서 어닐링되어서, 소스(411) 및 드레인(412) 영역에 에피택셜 CoSi₂층(430)이 성장하게 된다. 필드 절연층(401), 스페이서(415), 및 하드 마스크(407)의 상부의 코발트층(435) 부분은, 코발트(435)가 이들 영역에서의 기판의 상부에 남아있기 때문에, 도 4b에서 지시한 바와 같이 코발트 실리사이드를 형성하기 위해 반응하지 않는다.

그 후, 2nm 두께를 갖는 균일한 제 2 코발트층(440)이, 웨이퍼가 300℃ 미만의 온도로 유지되는 동안 전자빔 침착된다. 다음에 1분 동안 700℃에서 UHV 증착 챔버에서 제 2 어닐링이 실행된다. 반응되지 않은 코발트가 필드 산화물(401), 하드 마스크(407) 및 측벽(415)의 상부로부터 습식 에칭을 통해 제거된 후, 웨이퍼는 질소 분위기에서 850℃에서 1분 동안 어닐링된다. 이 어닐링이 행해지는 동안, 박막의 SiO₂층(425)은 분해되거나 응집된다. 그 후, 도 4c에 도시된 바와 같이, 비소(As)와 같은 n-형 불순물이 고농도로 에피택셜 CoSi₂층(430)에 주입된다. 도 4d에 도시된 바와 같이, 기판이 약 900℃에서 5분 동안 어닐링되어서, 비소가 CoSi₂층으로부터 CoSi₂층을 직접 둘러싸는 단일 결정 실리콘 영역으로 확산되고, 다량 도핑된 n⁺영역(450, 460)을 형성한다. 또한, 이 어닐링의 결과로서, n-형 도펀트가 다결정 실리콘층(404)으로 확산된다.

(실시예)

다양한 실리콘 기판이 획득되었다. 이들 기판은 Si(100), Si(110), Si(111), Si(511), Si(211), 4°빗나간 Si(100) 기판, 비소(As) 도펀트가 주입된 Si(100) 기판, 붕소(BF₂) 도펀트가 주입된 Si(100) 기판, 및 산화물 패터닝된 Si(100) 기판이다. 비소가 주입된 기판은 70 keV의 주입 에너지에서 3×10¹⁵cm^-2의 도우즈를 가졌다. BF₂가 주입된 기판은 40 keV의 주입 에너지에서 3×10¹⁵cm^-2 의 도우즈를 가졌다. 주입된 웨이퍼는 주입후 질소로 1000℃에서 10초 동안 어닐링되었다.

그 후, 기판에는 기판의 표면상에 박막의 산화물층을 성장시키기 위한 두 방법중 하나가 실행되었다. 첫 번째 방법은 5분 동안 HCl : H₂O₂ : H₂O(3 : 1 : 1 용액)의 고온 용액에 웨이퍼를 담그는 것이다. 두 번째 방법은 20분 동안 NH₄OH : H₂O₂ : H₂O(1 : 1 : 4 용액) 고온 용액에 웨이퍼를 담그는 것이다. 전술한 방법을 사용하여 약 0.5 nm 내지 약 1.5 nm의 두께를 갖는 산화물층이 여러 기판상에 형성되었다.

그 후, 기판은 6×10^-11 torr의 기본 압력을 갖는 UHV 시스템내에 위치되었으며, 전자 빔 증착기에 위치되었다. 코발트는 가열되지 않은 기판상에 증착되어 0.05 nm/sec의 침착 속도로 2 nm 두께로 된다. 챔버 압력은, 증착 동안 2×10^-10 torr 이하로 유지되었다. 그 후, 기판은 650℃에서 2 분 동안 증착 챔버에서 어닐링되었다. 그 후, 1.5 nm의 두께를 갖는 제 2 코발트층이 0.05 nm/sec의 동일한 속도로, 가열되지 않은 기판상에 증착되었다. 그 후, 이 기판은 650℃에서 2분 동안 어닐링되었다.

그 후, 3 nm의 두께를 갖는 제 3 코발트층이 전술한 조건을 이용하여, 가열되지 않은 기판상에 증착되었다. 그 후, 기판은 700℃에서 1 분 동안 어닐링되었다. 그 후, 기판은 진공 챔버로부터 이동되었으며, 2 분 동안 실온에서 선택적인 코발트 에칭이 행해졌다(용액 체적비가 각각 16 : 1 : 1 : 2인 인산, 질산, 아세트산 및 물이 사용되었다). 기판이 탈이온화된 물에 헹구어지고 건조된 후, 기판은 850℃에서 1분 동안 질소로 어닐링되었다. 기판상의 균일한 에피택셜 CoSi₂층의 두께는 약 23 nm이었다.

본 발명에 의해 제공된 코발트 실리사이드층은 바람직한 저저항 및 높은 균일성을 갖는다.

도 1a-1c는 종래의 박막의 산화물층 및 코발트 실리사이드층이 위에 형성되는 실리콘 기판의 자기 정렬된 코발트 실리사이드 공정을 순차적으로 도시한 정단면도,

도 2a-2c는 본 발명에 따른 박막의 산화물층 및 코발트 실리콘층이 위에 형성되는 실리콘 기판의 코발트 실리사이드 공정을 순차적으로 개략적으로 도시한 정단면도,

도 3a-3d는 본 발명의 자기 정렬된 코발트 실리사이드의 공정 순서를 이용하여 n-MOSFET 디바이스를 제조하는 본 발명의 실시예를 도시한 도면,

도 4a-4d는 본 발명의 자기 정렬된 코발트 실리사이드의 공정 순서를 이용하여 코발트 실리사이드를 도핑 소스로서 사용하는 n-MOSFET 디바이스를 제조하는 본 발명의 실시예를 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

200 : 산화물 210 : 실리콘 기판

220, 320 : 코발트층 225, 325 : 코발트 실리사이드

301 : 필드 절연막 308 : 게이트 전극

309 : 측벽 스페이서

Claims (18)

1. 디바이스 제조 공정에 있어서,

   실리콘 기판의 표면상에 약 0.5 nm 내지 약 1.5 nm의 두께를 갖는 산화물층(a layer of oxide)을 형성하는 단계와,

   상기 기판을 실질적으로 무산소 분위기에 위치시키는 단계와,

   상기 기판을 실질적으로 무산소 분위기에서 유지하면서, 상기 기판 상에 약 5 nm 이하의 두께를 갖는 적어도 하나의 코발트층을 형성하는 단계와,

   상기 실리콘 기판상에 에피택셜 코발트 실리사이드층을 형성하는데 충분한 조건하에 상기 기판을 가열(heating)하는 단계를 포함하는

   디바이스 제조 공정.
2. 제 1 항에 있어서,

   상기 기판은 450℃를 초과하는 온도로 가열되는 디바이스 제조 공정.
3. 제 2 항에 있어서,

   상기 기판은 약 450℃ 내지 약 800℃의 온도로 가열되는 디바이스 제조 공정.
4. 제 1 항에 있어서,

   상기 산화물은 상기 기판의 표면을 과산화수소(hydrogen peroxide) 및 물을 포함하는 용액과 접촉시킴으로써 형성되는 디바이스 제조 공정.
5. 제 4 항에 있어서,

   상기 용액은 강산(a strong acid) 및 약염기(a weak base)로 구성된 그룹으로부터 선택되는 제 3 성분을 더 포함하는 디바이스 제조 공정.
6. 제 5 항에 있어서,

   상기 강산은 염산이며, 상기 약염기는 수산화암모늄인 디바이스 제조 공정.
7. 제 1 항에 있어서,

   상기 산화물은 상기 기판상에 침착되는 디바이스 제조 공정.
8. 제 1 항에 있어서,

   상기 산화물은 열 산화(thermal oxidation)에 의해 형성되는 디바이스 제조 공정.
9. 제 1 항에 있어서,

   상기 기판을 실질적으로 무산소 분위기에서 유지하면서 코발트 실리사이드가 상부에 형성되어 있는 상기 기판상에 적어도 하나의 부가적인 코발트층을 형성하여 상기 기판을 어닐링함으로써 부가된 두께의 코발트 실리사이드층을 형성하는 단계를 더 포함하는 디바이스 제조 공정.
10. 제 9 항에 있어서,

    상기 부가적인 코발트층의 두께는 상기 실리콘 기판상에 형성된 상기 코발트 실리사이드의 두께의 약 1/3을 초과하지 않는 디바이스 제조 공정.
11. 제 1 항에 있어서,

    상기 코발트의 두께는 약 1 nm 내지 약 4 nm인 디바이스 제조 공정.
12. 제 1 항에 있어서,

    상기 코발트는 스퍼터링에 의해 형성되는 디바이스 제조 공정.
13. 제 1 항에 있어서,

    상기 코발트는 전자빔 증착에 의해 형성되는 디바이스 제조 공정.
14. 제 11 항에 있어서,

    상기 코발트는 화학적 기상 증착(chemical vapor deposition)에 의해 형성되는 디바이스 제조 공정.
15. 제 1 항에 있어서,

    상기 기판위에 상기 코발트층을 형성하기 전에, 상기 실리콘 기판상에는 적어도 하나의 소스 영역과, 적어도 하나의 드레인 영역과, 적어도 하나의 게이트 영역과, 적어도 하나의 필드 산화물 영역을 형성하고, 상기 공정은 상기 가열 단계 이후 기판상에 남아있는 상기 코발트를 제거하는 단계를 더 포함하는 디바이스 제조 공정.
16. 제 15 항에 있어서,

    상기 기판의 상기 게이트 영역 위에는 이산화규소(silicon dioxide), 도핑된 폴리실리콘, 금속 실리사이드 및 이산화 규소 막을 포함하는 게이트 전극이 형성되며, 상기 공정은 도펀트를 상기 코발트 실리사이드층에 도입하는 단계와 상기 기판을 상기 코발트 실리사이드로부터 실리콘 주변부로의 도펀트의 확산을 촉진시키는 조건하에 있도록 하는 단계를 더 포함하는 디바이스 제조 공정.
17. 제 16 항에 있어서,

    상기 코발트 실리사이드에 도입되는 도펀트는 비소(arsenic)인 디바이스 제조 공정.
18. 제 17 항에 있어서,

    상기 기판은 약 800℃를 초과하는 온도가 가해지고, 상기 도펀트가 상기 코발트 실리사이드로부터 상기 실리콘 주변부로 확산되도록 하는 디바이스 제조 공정.

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