KR100238871B1 - 반도체 장치의 모오스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 반도체 장치의 모오스 트랜지스터의 제조방법은 반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과; 상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과; 상기 게이트전극상에 절연물질로 이루어진 게이트 산화 방지막을 형성하는 과정과; 상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과; 상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과; 상기 활성영역들과 상기 게이트전극을 전기적으로 절연시키기 위하여, 상기 결과물상에 절연물질을 도포하는 과정과; 상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과; 상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.

Description

반도체 장치의 모오스 트랜지스터 및 그 제조방법{MOS TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTRUING THEREOF}
본 발명은 반도체 장치의 모오스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 살리사이데이션 공정을 이용하여 제조되는 반도체 장치의 모오스 트랜지스터 및 그 제조방법에 관한 것이다.
통상적인 살리사이데이션(Salicidation) 공정은 반도체 기판상에 모오스 트랜지스터의 게이트전극과 불순물영역인 소오스영역/드레인영역 및 상기 게이트전극의 측벽에 스페이서(Spacer)를 형성한후 진행되는 공정이다. 여기서 상기 스페이서는 나이트라이드(Nitride) 또는 옥사이드(Oxide)로 이루어진다. 상기 살리사이데이션은 상기 스페이서까지 형성된 모오스 트랜지스터의 전면에 메탈 예컨대 티타늄(Ti) 또는 코발트(Co)를 도포(deposition)한후 후속 고온 열처리 예컨대 어닐링(Annealing)에 의해서 메탈 실리사이드(Metal Silicide)를 형성하는 공정이다.
도 1a 내지 도 1c는 일반적인 살리사이데이션(Salicidation) 공정을 순차적으로 나타낸 수직 단면도들이다.
도 1a를 참조하면, 피형 반도체 기판(100)상에 게이트 절연막(101)과 폴리 실리콘으로 이루어진 게이트 전극층(102)을 순차적으로 적층한후 패터닝한다. 이 패터닝된 게이트 전극층(102)를 통한 자기 정렬을 이용하여 저농도의 엔형 불순물이 도핑된 불순물영역들(103A, 103B)을 형성한다. 이 불순물영역들(103A, 103B)은 각기 드레인영역과 소오스영역으로 사용되는 영역이다. 다음으로, 절연물질 예컨대 옥사이드를 도포한후 상기 반도체 기판(100)의 표면이 드러날때 까지 식각하여 상기 게이트 전극층(102)의 양측벽에 스페이서들(104A, 104B)을 형성한다. 다음으로, 상기 반도체 기판(100)내에 고농도의 엔형 불순물이 도핑된 불순물영영역들(105A, 105B)을 형성한다. 다음으로, 도 1b에서와 같이 상기 결과물상에 메탈물질(106)인 Ti 혹은 Co를 도포한다. 이어서, 상기 도포된 메탈물질(106)을 고온 열처리 예컨대 어닐링하여 도 1c에서와 같이 자기 정렬되는 메탈 실리사이드(106A)??(106C)를 형성한다. 이러한 살리사이데이션 공정은 게이트전극(102)과 활성영역인 소오스영역(103B)간의 단락(Short)과 게이트전극(102)과 드레인영역(103A)간의 단락을 유발하게 된다. 이러한 단락은 게이트와 소오스/드레인간의 누설전류를 의미하며, 이 누설전류는 모오스 트랜지스터의 스페이서(104A, 104B) 길이와 살리사이데이션(Salicidation) 공정을 수행할때의 분위기, 온도 등에 따라 민감하게 변한다.
따라서, 상기 누설전류를 방지하기 위한 첫번째 방법은 스페이서(104A, 104B)의 길이를 길게하여 게이트전극(102)으로 부터 확산되어 활성영역인 소오스 영역(103B) 혹은 드레인영역(103A)으로 전달되는 실리콘을 차단하고자 하는 것이다. 두번째 방법은 열처리에 의한 반응시의 분위기를 N2 또는 NH3 분위기에서 반응시키고자 하는 것이다. 즉 스페이서(104A, 104B)상에 도포된 Ti를 TiN으로 반응시켜서 게이트전극(102)로부터 활성영역(소오스영역(103B) 혹은 드레인영역(103A))으로의 실리콘의 확산을 저지하고자 하는 것이다. 세번째 방법은 낮은 온도에서 살리사이데이션 공정을 진행하는 것이다.
전술한 바와 같은 이유때문에 통상의 경우에 살리사이데이션을 진행하는 조건은 N2 또는 NH3 분위기에서 진행하며, 또한 620??680℃ 사이의 낮은 온도에서 일차적으로 실리사이데이션(Silicidation)을 진행한다. 다음으로, 미반응 Ti 또는 TiN을 제거한 다음에 850℃의 높은 온도에서 이차적으로 실리사이데이션을 진행한다. 그러나, 상기 스페이서(104A, 104B)의 길이를 길게하여 누설전류를 방지하고자 하는 것은 공정상의 스펙(SPEC)상 곤란하다. 즉, 상기 스페이서(104A, 104B)가 길어지면 저농도 활성영역인 드레인영역과 소오스영역(103A, 103B)의 길이 "L"가 길어져서 결국은 Id 포화전류가 줄어들게 되므로 어느 정도 이상으로 늘이는 것은 곤란하다. 또한, 게이트전극(102)과 소오스영역(103B)/드레인영역(103A)간의 누설전류 때문에 어느정도 이하로 줄이는 것이 곤란하다.
도 2a 내지 도 2c는 일반적인 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이다.
도 2a를 참조하면, 우선, 피형 반도체 기판(100)상에 게이트 절연막(101)과 폴리 실리콘으로 이루어진 게이트 전극층(102)을 순차적으로 적층한후 패터닝한다. 이 패터닝된 게이트 전극층(102)를 통한 자기 정렬을 이용하여 저농도의 엔형 불순물이 도핑된 불순물영역들(103A, 103B)을 형성한다. 이 불순물영역들(103A, 103B)은 각기 드레인영역과 소오스영역으로 사용되는 영역이다.
도 2b를 참조하면, 핫 캐리어(Hot carrier) 면역성(immunity)을 증가시키면서도 게이트전극(102)과 소오스영역(103B)/드레인영역(103A)간의 단락 방지를 확실하게 하기 위하여, 상기 결과물상에 게이트 폴리 산화공정을 수행한다. 통상적으로 게이트 폴리로 이루어진 게이트 전극(102)상에는 실리콘으로 이루어진 반도체 기판(100)에서 보다 더욱 두꺼운 옥사이드층(200)이 성장된다. 즉 도면에도 나타난 바와 같이, 상기 옥사이드층(200)은 게이트 전극(102)상에 두께 W1으로 도포되고, 반도체 기판(100)상에 두께 W2로 도포된다. 상기 반도체 기판(100)상에 성장하고자 하는 옥사이드층(200)의 두께 W1이 170Å일때 상기 게이트 전극(102)상에 성장되는 옥사이드층(200)의 두께 W2는 300Å∼340Å된다.
도 2c를 참조하면, 상기 옥사이드층(200)상에 질화막과 같은 절연물질을 도포한후 에치백(Etch-back)하게 되는데, 이때 반도체 기판(100)이 드러날때까지 식각을 하게되면 상기 게이트 전극(102)상에 성장된 옥사이드층(200)의 두께 W2가 상기 두께 W1보다 두껍기 때문에 상기 게이트 전극(102)상에 성장된 옥사이드층(200)이 덜식각된다. 이것은 후속공정인 살리사이데이션 공정시 확산장벽(Diffusion barrier)으로 작용하여 국부적인 메탈 실리사이드를 형성할 수 없게 되는 문제점이 발생될 수 있다. 물론 이와 같은 문제점을 해결하기 위해, 스페이서(104A, 104B)를 형성시 수행되는 산화공정에서 과도한 식각(Over-etch)을 할 수 있다. 그러나, 불균일한 막질에 대해 무조건적으로 과도한 식각을 한다는 것은 일관된 공정을 요구하는 반도체 제조공정으론 바람직하지 않으며, 반도체 기판(100)에 데미지(Damage)를 입힐 수 있어 반도체 소자의 특성을 변화시킬 수 있다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 게이트전극과 활성영역간의 누설전류를 줄일 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 소자의 스펙을 만족하면서도 게이트전극으로 부터 활성영역까지의 실리콘 확산경로를 늘릴 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 일반적으로 사용되는 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이고,
도 2a 내지 도 2c는 일반적인 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이고,
도 3a 내지 도 3g는 본 발명의 일 실시예에 따라 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이고,
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따라 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이다.
전술한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 장치의 모오스 트랜지스터의 제조방법은 반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과; 상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과; 상기 게이트전극상에 절연물질로 이루어진 게이트 산화 방지막을 형성하는 과정과; 상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과; 상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과; 상기 결과물상에 절연물질을 도포하는 과정과; 상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과; 상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따라 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이다.
도 3a를 참조하면, 피형 반도체 기판(100)상에 게이트 절연막(101)과 폴리 실리콘으로 이루어진 게이트 전극층(102) 및 게이트 산화 방지막(300)을 순차적으로 적층한후 패터닝한다. 이때, 이 게이트 산화 방지막(300)은 Si3N4또는 SiON과 같은 막질을 사용할 수도 있다. 여기서, 모오스 트랜지스터의 게이트 도전막으로 사용할 폴리 실리콘상에 상기 게이트 산화 방지막(300)을 질화막으로 사용하는 이유는 나중에 트랜지스터의 스페이서를 형성하는 막질인 질화막과 같은 종류의 막질을 사용하여 스페이서 에치 백 공정시에 동일한 식각비를 갖도록 하기 위함이다. 또한, 통상의 트랜지스터 형성시에 스페이서로서 옥사이드 막질을 사용하는 것과 달리 Ti(titanium) 또는 Co(cobalt) 실리사이데이션을 실시하는 트랜지스터에는 게이트와 소오스/드레인간의 좀더 확실한 절연을 위하여 질화막과 같은 막질을 사용하는 추세이다.
도 3b를 참조하면, 상기 패터닝된 게이트 산화 방지막(300)을 통한 자기 정렬을 이용하여 저농도의 엔형 불순물이 도핑된 불순물영역들(103A, 103B)을 형성한다. 이 불순물영역들(103A, 103B)은 각기 드레인영역과 소오스영역으로 사용되는 영역이다.
도 3c를 참조하면, 상기 게이트 산화 방지막(300)이 상기 게이트 전극(102)상에 도포된 상태에서, 게이트 폴리 산화공정을 수행하면, 폴리 실리콘으로 이루어진 게이트 전극(102)의 양 측벽과 상기 반도체 기판(100)상에만 옥사이드층(102)이 도포된다. 이렇게 도포된 옥사이드층(102)을 열 성장시켜 상기 게이트 전극(102)의 상하부에 버즈빅(Bird's beak)을 형성한다. 상기 상부 버즈빅은 메탈 실리사이드를 형성할때 게이트전극(102)과 소오스영역(103B)/드레인영역(103A)간의 누설전류를 방지하기 위한 것이고, 상기 하부 버즈빅은 핫 캐리어의 발생을 억제하며, 게이트 오버랩(Overlap) 커패시턴스를 줄이기 위한 것이다.
도 3d를 참조하면, 상기 결과물상에 질화막(104)과 같은 절연물질을 도포한 후 도 3e에서와 같이 에치백하여 스페이서(104A, 104B)를 형성한다. 후속공정으로, 상기 반도체 기판(100)내에 고농도의 엔형 불순물이 도핑된 불순물영영역들(105A, 105B)을 형성한다.
도 3f를 참조하면, 상기 결과물상에 메탈물질(106)인 Ti 혹은 Co를 도포한다. 다음으로, 상기 도포된 메탈물질(106)을 고온 열처리 예컨대 어닐링하여 도 3g에서와 같이 자기 정렬되는 메탈 실리사이드(106A)∼(106C)를 형성한다.
전술한 공정은 안정된 살리사이데이션을 실시할 수 있으며, 상기 게이트 산화 방지막(300)은 게이트 폴리 산화공정시에 상기 게이트 전극(102)상에 옥사이드층이 형성되는 것을 방지하기 위한 것이기에 전술한 질화막을 사용하지 않고 다른 대체물질을 사용할 수 있다. 또한, 이러한 대체물질로 인해 상기 스페이서(104A, 104B)를 형성하기 위한 물질도 그에 상응하는 다른 물질로 대체할 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따라 게이트 폴리 산화공정후 살리사이데이션 공정을 수행하기 위한 순차적인 수직 단면도들이다.
도 4a를 참조하면, 피형 반도체 기판(100)상에 도 3a에서와 같이 게이트 절연막(101)과 게이트 전극층(102) 및 게이트 산화 방지막(300)을 형성한후, 저농도의 엔형 불순물이 도핑된 드레인영역(103A)과 소오스영역(103B)을 형성한다.
도 4b를 참조하면, 상기 게이트 산화 방지막(300)이 상기 게이트 전극(102)상에 도포된 상태에서 게이트 폴리 산화공정을 수행하면, 폴리 실리콘으로 이루어진 게이트 전극(102)의 양 측벽과 상기 반도체 기판(100)상에만 옥사이드층(301)이 도포된다. 이러한 게이트 산화 방지막(300)은 전술한 바와 같이 상기 게이트 전극(102)의 상부에 상기 옥사이드층(301)이 형성되지 못하게 하여 후속공정인 에치백시 과도한 에치나 덜 에치되는 것을 방지하기 위한 것이다.
도 4c를 참조하면, 상기 결과물상에 질화막(104)과 같은 절연물질을 도포한 후 도 4d에서와 같이, 반도체 기판(100)이 드러날때까지 에치백하여 스페이서(104A, 104B)를 형성한다. 이는 상기 게이트 산화 방지막(300)과 상기 질화막(104)을 동시에 식각하기 위한 것이다. 즉 공정의 단순화를 위한 것이다. 후속공정으로, 상기 반도체 기판(100)내에 고농도의 엔형 불순물이 도핑된 불순물영영역들(105A, 105B)을 형성한다.
도 4e를 참조하면, 상기 결과물상에 메탈물질(106)인 Ti 혹은 Co를 도포한다. 다음으로, 상기 도포된 메탈물질(106)을 고온 열처리 예컨대 어닐링하여 도 4f에서와 같이 자기 정렬되는 메탈 실리사이드(106A)??(106C)를 형성한다.
전술한 바와 같이, 본 발명은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 이점을 가진다. 또한, 본 발명은 게이트전극과 활성영역간의 누설전류를 줄일 수 있는 이점을 가진다. 또한, 본 발명은 반도체 소자의 스펙을 만족하면서도 게이트전극으로 부터 활성영역까지의 실리콘 확산경로를 늘릴 수 있는 이점도 가진다.

Claims (13)

  1. 살리사이데이션공정을 사용하는 반도체 장치의 모오스 트랜지스터에 있어서:
    반도체 기판상의 표면에 인접하여 형성되는 활성영역들과;
    상기 활성영역들사이의 채널영역상에 게이트 절연막을 개재하여 형성되는 게이트전극과;
    상기 게이트전극의 양 측벽의 상하부에 수평방향으로 소정길이 신장된 돌출부를 가지는 상기 게이트 절연막과는 식각선택비가 다른 물질로 이루어진 스페이서와;
    상기 게이트 전극 상부와 상기 활성영역들 상부에 형성되는 메탈 실리사이드를 구비함을 특징으로 하는 반도체 장치의 모오스 트랜지스터.
  2. 반도체 장치의 모오스 트랜지스터의 제조방법에 있어서:
    반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과;
    상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과;
    상기 게이트전극상에 질화물질로 이루어진 게이트 산화 방지막을 형성한후 패터닝하는 과정과;
    상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 형성하는 과정과;
    상기 결과물상에 질화물질을 도포하는 과정과;
    상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과;
    상기 결과물상에 도전물질을 도포한후 어닐링하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 게이트 산화 방지막은 Si3N4임을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 게이트 산화 방지막은 SiON임을 특징으로 하는 방법.
  5. 제2항에 있어서, 상기 도전물질은 Ti임을 특징으로 하는 방법.
  6. 제2항에 있어서, 상기 도전물질은 Co임을 특징으로 하는 방법.
  7. 제2항에 있어서, 상기 절연물질은 Si3N4임을 특징으로 하는 방법.
  8. 반도체 장치의 모오스 트랜지스터의 제조방법에 있어서:
    반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과;
    상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과;
    상기 게이트전극상에 질화물질로 이루어진 게이트 산화 방지막을 형성하는 과정과;
    상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과;
    상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과;
    상기 활성영역들과 상기 게이트전극을 전기적으로 절연시키기 위하여, 상기 결과물상에 질화물질을 도포하는 과정과;
    상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 상기 질화물질로 이루어진 스페이서를 형성하는 과정과;
    상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 게이트 산화 방지막은 Si3N4임을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 게이트 산화 방지막은 SiON임을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 도전물질은 Ti임을 특징으로 하는 방법.
  12. 제8항에 있어서, 상기 도전물질은 Co임을 특징으로 하는 방법.
  13. 제8항에 있어서, 상기 절연물질은 Si3N4임을 특징으로 하는 방법.
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