JP4866549B2 - 低減された界面粗さ（界面ラフネス）を有するニッケルシリサイド - Google Patents

低減された界面粗さ（界面ラフネス）を有するニッケルシリサイド Download PDF

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Description

本発明は、半導体デバイスの製造に関し、特に、セルフアラインのシリサイド（サリサイド）技術およびこれにより生成される半導体デバイスに関する。本発明は特に、ディープサブミクロンの領域における構造を有するＵＬＳＩ（超々ＬＳＩ）システムに適用可能である。
集積回路のジオメトリがディープサブミクロンの領域に進み続けるにつれて、必要とされる信頼性を呈するように、半導体基板上に正確にディスクリートデバイスを形成することはますますより困難になってきている。
高性能マイクロプロセッサのアプリケーションは、半導体回路類の高い速度を要求する。半導体回路類の速度は、相互接続システムの抵抗（R）およびキャパシタンス（C）に反比例して変化する。RxC積の値が高いほど、回路の動作速度がより制限される。小型化には、小さなコンタクトおよび小さな断面積を有する、長い配線が必要とされる。
したがって、デザインルールをディープサブミクロンの領域に継続的に減少させると、相互接続路（interconnection paths）に関連するRおよびCを減少させることが必要となる。
よって、高密度の高性能デバイスを製造するためには、低抵抗の相互接続路が重要となる。
配線の抵抗を、ポリシリコン単独によって呈される抵抗よりも低く（例えば１５から３００［ohm/sq］）するための一般的なアプローチは、典型的にポリサイドと呼ばれるドープされた多結晶のシリコン（ポリシリコン）層上に低抵抗の物質（耐火金属シリサイド）からなるマルチ層構造を形成するステップを含む。
多結晶のシリコンがゲート酸化物の真上にあるので、ポリサイドゲート／配線構造は、有利に、多結晶のシリコンの既知の仕事関数および信頼性の高い多結晶のシリコン／酸化シリコンの界面を保持する。
チタン、タングステンおよびコバルトのように、サリサイド技術においては様々な金属シリサイドが使用されている。
しかしながらニッケルは、サリサイド技術における他の金属に比べて著しい利点を提供する。ニッケルは、ニッケルシリサイド化（nickel silicide）において必要とされるサーマルバジェットが低い。また、ニッケルシリサイドは、約２５０℃から約６００℃までの比較的低い温度での単一の熱ステップで、基板中のシリコンの消費を抑えて形成することができ、これによって、極めて浅いソース／ドレイン結合の形成が可能になる。
ニッケルシリサイドを形成するための実験と研究を実行することで、高抵抗のNiSi2（nickel disilicide phase）がドープされたシリコン上に形成されると共に、このNiSi2とドープされたシリコンの間に好ましくない粗い界面が生成されることがわかった。
このような界面は、その厚みが２００Åから１０００Åにわたる可能性があり、その厚みは１ミクロンのような短い距離にわたって拡張する可能性がある。
このような界面粗さは、逆に抵抗とキャパシタンスに悪影響を与え、ソース／ドレイン領域へのスパイキング、またはゲート絶縁層を貫通するスパイキングをもたらす可能性がある。
図１は、粗い界面の構成を、概略的に示した図である。この図では、半導体基板１０上にゲート電極１１が形成されており、この半導体基板１０とゲート電極１１の間にゲート絶縁層１２が設けられている。
ゲート電極１１の側面上には絶縁側壁スペーサ１３が形成されている。
浅いソース／ドレイン拡張部１４および、適度にまたは高濃度にドープされたソース／ドレイン領域１５が形成される。
ニッケル層がたい積され、その後、ソース／ドレイン領域１５上のニッケルシリサイド層１６およびゲート電極１１上のニッケルシリサイド層１７を構成することとなるシリサイド化をもたらす熱処理（heating）が実行される。
ニッケルシリサイド層１６と基板１０との界面１９およびニッケルシリサイド層とゲート電極１１との界面１８は非常に粗く、ゲート絶縁層１２を貫通する突き抜けと共に、基板１０へのスパイキングを含んだ上述の問題が生じ得る。
約６００℃の温度においてNiSi2を形成することが一般的であり、また、実際の形成温度は、配線幅およびドーピングタイプに関連して変化することが一般的である。
しかしながら、さらなる実験と調査を行うことで、NiSi2は非常に低い温度、３１０℃のように４５０℃よりもずっと低い温度において形成可能であることが判明した。
ニッケルは非常に早く拡散するため、NiSi 2 の形成、すなわち粗い界面を防ぐのは非常に難しい。
ニッケルのシリサイド化を実行しようとする場合、さらなる問題がある。
従来のサリサイド技術においては、金属層がゲート電極上およびソース／ドレイン領域の露出面上にたい積され、その後、金属シリサイドを形成すべく、下地となるシリコンと金属を反応させるように熱処理を実行する。ゲート電極の上表面上およびソース／ドレイン領域上の金属シリサイドコンタクトを残すように、その後反応しなかった金属を絶縁側壁スペーサから除去する。
サリサイド技術を実行する際、窒化ケイ素は高度に共形（コンフォーマル）でありデバイス性能（特にＰ型トランジスタについて）を高めるので、窒化ケイ素側壁スペーサを使用することは有利であると考えられた。
しかしながら、窒化ケイ素スペーサはこのような処理見地から有利であるが、不適当なニッケルシリサイドのブリッジング（nickel silicide bridging）、すなわち、窒化ケイ素側壁スペーサの表面に沿ってニッケルシリサイド間を短絡（short circuiting）することなく、ゲート電極およびソース／ドレイン領域のニッケルをシリサイド化することは非常に困難であると考えられた。
このように、ニッケルシリサイド層と下地となるシリコンとの間の界面における粗さを低減したニッケルシリサイド接続（nickel silicide interconnection）を有する半導体デバイスおよびニッケルシリサイド層と下地となるシリコンとの間の界面における粗さを低減する方法が必要とされている。
さらに、特にゲート電極上の窒化ケイ素側壁スペーサを使用する場合に、ゲート電極上のニッケルシリサイド層とソース／ドレイン領域上のニッケルシリサイド層との間のブリッジングのない、ニッケルシリサイド技術を実行する必要がある。
本発明によれば、ニッケルシリサイド層を含み、このニッケルシリサイド層と下地となるシリコンとの間の界面における粗さを減少させた半導体デバイスを得られる。
本発明によれば、ニッケルシリサイド層と下地となるシリコンとの間の界面における粗さを減少させた半導体デバイスを製造する方法を得られる。
さらに本発明によれば、絶縁側壁スペーサ、特に窒化ケイ素側壁スペーサに沿ってゲート電極および関連するソース／ドレイン領域上のニッケルシリサイドの間にブリッジングがない、ゲート電極および関連するソース／ドレイン領域上にニッケルシリサイド接触を有する半導体デバイスを製造する方法を得られる。
さらに本発明によれば、絶縁側壁スペーサ、特に窒化ケイ素側壁スペーサに沿ってゲート電極および関連するソース／ドレイン領域上のニッケルシリサイドの間にブリッジングがない、ゲート電極および関連するソース／ドレイン領域上にニッケルシリサイド接触を有する半導体デバイスを得られる。
本発明のさらなる利点および他の構造のある部分については、以下の詳細な説明において記載されるであろう。また、ある部分については、以下の記載を参照することによって当業者に明白になるであろう。または本発明を実施することによって理解されるであろう。本発明の利点は、添付の請求の範囲に特に記載されるように、実施および達成することができる。
本発明によれば、前述した利点および他の利点の一部は、半導体基板の上表面上にあり、両側面および上表面を有するゲート電極であって、このゲート電極と前記半導体基板との間にゲート絶縁層が設けられているゲート電極と、前記ゲート電極の両側の半導体基板中のソース／ドレイン領域と、前記ゲート電極の前記両側の絶縁側壁スペーサと、前記ソース／ドレイン領域上および前記ゲート電極の上表面上の、ニッケル拡散を防止する層である窒素を含む拡散調整層と、前記窒素を含む拡散調整層上のニッケルシリサイド層と、を含む、半導体デバイスによって得ることができる。
さらなる本発明によれば、シリコン半導体基板の上表面上にあり、両側面および上表面を有するシリコンゲート電極であって、このゲート電極と前記半導体基板との間にゲート絶縁層が設けられているゲート電極を形成するステップと、前記ゲート電極の両側の絶縁側壁スペーサを形成するステップと、前記ゲート電極の前記両側の半導体基板中のソース／ドレイン領域を形成するステップと、前記ゲート電極および前記ゲート電極の両側の半導体基板の露出面中に、窒素をイオン注入するステップと、前記窒素が注入されたゲート電極上および前記窒素が注入された半導体基板の露出面上にチタンまたはタンタルの層をたい積するステップと、ニッケル層を前記チタンまたはタンタルの層上にたい積するステップと、前記ソース／ドレイン領域上および前記ゲート電極の上表面上の、ニッケル拡散を防止する層である窒素を含む拡散調整層と、前記窒素を含む拡散バリア層上のニッケルシリサイド層と、を形成すべく、熱処理するステップと、を含む、半導体デバイスを製造する方法を得られる。
本発明の実施形態は、前記ゲート電極および半導体基板中に窒素を注入するステップと、例えば約１０Åから約５０Åの厚みでチタンまたはタンタルの層をたい積するステップと、例えば約１００Åから約２００Åの厚みでニッケル層をたい積するステップと、例えば約４００℃から約６００℃の温度で熱処理するステップと、を含む。
熱処理中に、例えば約１０Åから約５０Åの厚みで、拡散調整拡散層が形成される。チタンをたい積する場合には、拡散調整層は、窒化したチタンシリサイド、窒化したニッケルシリサイド、または窒化したチタンシリサイドおよび窒化したニッケルシリサイドの混合物を含む。タンタルの層をたい積する場合には、拡散調整層は、窒化したタンタルシリサイド、窒化したニッケルシリサイド、または窒化したタンタルシリサイドおよび窒化したニッケルシリサイドの混合物を含む。
本発明の実施形態はさらに、シリコン酸化ライナーをゲート電極の両側面およびこのゲート電極の両側面に隣接する半導体基板の上表面に形成するステップと、その上に窒化ケイ素の絶縁側壁スペーサを形成するステップと、を含む。
本発明のさらなる効果は、以下の詳細な説明から、当業者に容易に明白になるであろう。詳細な説明には、本発明の実施形態が、単に、本発明を実行するために熟考された最良のモードの例として、記載されている。認識されるように、本発明は、他の実施形態および異なる実施形態とすることができる。また、それぞれの詳細は、本発明内のすべての、様々な明白な点における修正例ができる。このように、図面および詳細な説明は、本来例示的なものであって、制限的なものではないとみなされる。
発明の詳細な説明
本発明は、シリサイド化するための金属としてニッケルを使用する従来のサリサイド技術を実行するのに伴う問題に向けられると共に、これを解決する。
このような問題には、ニッケルシリサイド層と下地となるシリコンとの間に非常に粗い界面が構成されることが含まれる。この粗さは、ゲート絶縁層を貫通するスパイキングと同様に、ソース／ドレイン領域中へのスパイキングおよび突き抜けをもたらす可能性がある。
さらなる問題は、多結晶のシリコンおよび信頼性の高い多結晶のシリコン／酸化シリコンの界面の既知の仕事関数を破壊し得る、ゲート電極中のシリコンの急速な消費を含む。
追加の問題は、関連するソース／ドレイン領域上のニッケルシリサイド層とゲート電極上のニッケルシリサイド層との間の窒化ケイ素側壁スペーサの表面に沿ったニッケルシリサイドのブリッジング（橋絡）（bridging）を含む。
窒化ケイ素側壁スペーサ中におけるシリコンの未結合手とニッケルの反応からニッケルシリサイドのブリッジングが生じると考えられている。
本発明の一部は、特に、デバイス形状がディープサブミクロンの範囲に縮小されるにつれて、急速なニッケル拡散を一因として、界面粗さが生じることが予想される温度よりも低い温度でさえも、ニッケルシリサイド層と下地となるシリコンとの間の界面粗さが、NiSi2の形成によって引き起こされるという認識から発明された。
このような界面粗さは、１ミクロンよりは短い様々な距離にわたって、２００Åから１０００Åに及び得る。
NiSi2は、非常に低い温度において形成することが可能である。この低い温度は、ニッケルシリサイド化に伴い有利であるが、不都合なことに、ニッケルの急速な拡散およびNiSi2の形成により結果的に粗い界面を形成することとなる。
本発明は、特にコバルト層までも貫通する、ニッケルの急速な拡散によるNiSi2の形成を防ぐことにより、ニッケルシリサイド化を実行しようとするものである。
本発明によれば、ニッケルの急速な拡散およびNiSi2の形成から生じる界面粗さの問題は、ニッケルシリサイド層と下地となるシリコンとの間の界面に拡散調整層を形成することによって解決される。
このような拡散調整層は、シリコン中へのニッケルの拡散を防止すると共に、ニッケルの被覆層中へのシリコンの拡散をさらに低減させる。
本発明の実施形態は、窒素注入領域を形成すべく、ゲート電極中およびゲート電極の両側のシリコン基板の露出面中に、窒素をイオン注入するステップを含む。
その後、チタンまたはタンタルの層をたい積し、その上にニッケル層をたい積する。
その後、熱処理（heating）を実行し、この熱処理中に、ニッケルシリサイド層と下地となるシリコンとの間の界面において窒素を含有する拡散調整層が形成される。
ここに示された目的および説明（guidance）を考慮すると、窒素注入、各層の厚み、熱処理の条件についての最適な条件は、特定の状況において決定することができる。
例えば約５×１０２０から約５×１０２１イオン／cm2のドーズ量および約１KeVから約５KeVの注入エネルギーで窒素をイオン注入することが適当であることが判明した。
典型的に、基板はドープされた単一結晶のシリコンを含む一方、ゲート電極は多結晶のシリコンを含む。
窒素は、基板中に対するよりもゲート絶縁層中に対する方が、有利に、より深く浸透（penetration）する。
典型的には、窒素注入領域を、基板の上表面から約５０Åから約３００Å離れたところにドーパント濃度のピークがあるように基板中に形成すると共に、ゲート電極の上表面から約１００Åから約３５０Å離れたところにドーパント濃度のピークがあるようにゲート電極中に形成する。
チタンまたはタンタルのフラッシュ層（flash layer）を、ゲート電極および基板の窒素注入領域に、典型的に約１０Åから５０Åの厚みでたい積し、その上にニッケル層を１００Åから２００Åの厚みでたい積する。
その後、約４００℃から約６００℃の温度で熱処理を実行する。
熱処理中に、ニッケルシリサイド層と下地となるシリコンとの間の界面において、窒素を含んだ拡散調整拡散層を形成する。
チタンをたい積する場合、窒素を含んだ拡散調整層は典型的に、窒化したチタンシリサイドおよび窒化したニッケルシリサイドの混合物を含む。
タンタルをたい積する場合、拡散調整層は典型的に、窒化したタンタルシリサイドおよび窒化したニッケルシリサイドの混合物を含む。
この拡散調整層は典型的に、約１０Åから約５０Åの厚みで形成され、複合ニッケルシリサイド層（composite nickel silicide layer）の厚みと下地となる拡散調整層の厚みを合わせた厚みは、約５０Åから約３００Åである。
有利に、ニッケル拡散を減少させる拡散調整層を形成することは、NiSi2の形成を抑え、したがって、界面粗さを著しく低減させる。
加えて、ゲート電極中に拡散調整層を形成することは、ニッケルシリサイドが形成されることによるゲート電極の消費量および、ゲート絶縁層を貫通するスパイキングを防ぐ。
本発明のさらなる利点は、窒素注入によって窒化ケイ素側壁スペーサの外表面におけるシリコンの未結合手の数を減少させることにあり、これによって、ゲート電極上に形成されたニッケルシリサイド層とソース／ドレイン領域上に形成されたニッケルシリサイド層との間のニッケルシリサイドブリッジングを減少させる。
図２から図７は、本発明の実施形態を概略的に示す図である。
図２を参照すると、例えばドープされた多結晶シリコンのゲート電極２２が半導体基板２０（ｎ型であってもｐ型であってもよい。）上に形成される。このゲート電極２２と半導体基板２０との間にはゲート絶縁層２１が形成されている。
ゲート絶縁層２１は典型的に、熱酸化または化学蒸着（ＣＶＤ）によって形成される二酸化ケイ素である。
本発明の実施形態によれば、薄い酸化物ライナー（thin oxide liner）２３は、約１３０Åから約１７０Åのような厚みでゲート電極２２の両側面上に形成される。
酸化シリコンライナーは、流量約５０［sccm］から約１００［sccm］のシラン、流量約１０００［sccm］から約４０００［sccm］のN2O、約１００ワットから約３００ワットのＲＦ電源、約２．４Torrから約３．２Torrの圧力、および約３８０℃から４２０℃、例えば約４００℃の温度を使用するＰＥＣＶＤ（plasma enhanced chemical vapor deposition）によって形成され得る。
シリコン酸化ライナー２３は、有利に、ゲート電極２２の側面からのシリサイド化によってゲート電極２２が消費されることを防ぐ。
シリコン酸化ライナー２３の形成に続いて、共形層をたい積することによって窒化ケイ素側壁スペーサ２４を形成し、その後、異方性エッチングを実行する。
窒化ケイ素側壁スペーサは、流量約２００［sccm］から約４００［sccm］、例えば約３７５［sccm］のシラン、流量約２０００［sccm］から約４０００［sccm］、例えば約２８００［sccm］の窒素、流量約２５００［sccm］から約４０００［sccm］、例えば約３０００［sccm］のアンモニア、約２５０ワットから約４５０ワット、例えば約３５０ワットの高周波ＲＦ電源、約１００ワットから約２００ワット、例えば約１４０ワットの低周波ＲＦ電源、約１．６Torrから約２．２Torr、例えば約１．９Torrの圧力、および約３８０℃から４２０℃、例えば約４００℃の温度を使用するＰＥＣＶＤによって形成することができる。
窒化ケイ素側壁スペーサは典型的に、約８５０Åから９５０Åの厚みを有する。
その後、本発明の実施形態にしたがって、ゲート電極２２およびゲート電極２２の両側面の基板２０の露出面中に窒素をイオン注入する。
その結果、窒素注入領域３１が基板中に形成され、窒素注入領域３２がゲート電極の上表面中に形成される。
続いて、図４に概略的に示すように、チタンの層またはタンタルの層４０をゲート電極および基板上にたい積する。
図５に示すように、その後ニッケル層５０を層４０上にたい積する。
図６に示すように、その後熱処理を実行し、これによってソース／ドレイン領域中に窒素を含む拡散調整層６１が形成されると共に、その上にニッケルシリサイド層６３が形成される。
さらに、ゲート電極の上表面中に窒素を含む拡散調整層６２を形成すると共に、その上にニッケルシリサイド層６４を形成する。
層４０がチタンである状況では、拡散調整領域６１、６２は、窒化したチタンシリサイドと窒化したニッケルシリサイドの混合物を含む。
層４０がタンタルである状況では、拡散調整層６１、６２は、窒化したタンタルシリサイドと窒化したニッケルシリサイドの混合物を含む。
その後図７に示すように、層４０および５０の反応しなかった部分を側壁スペーサから取り除く。
他の実施形態においては、ソース／ドレイン領域の形成後に、チタンまたはタンタルをスパッタリングする間に窒素を導入することによるように、ゲート電極および基板の露出表面の上に窒化チタンまたは窒化タンタル層をスパッタ蒸着する。その後、ニッケルの層をたい積する。
それから、窒化したニッケルシリサイドおよび窒化したチタンシリサイドまたは窒化したタンタルシリサイドの混合物を含んだ拡散調整層を形成すべく、熱処理を実行する。
本発明は有利に、基板およびゲート電極中に意図的に窒素を注入し、その後チタンまたはタンタルのフラッシュ層をたい積し、ニッケル層をたい積し、その後熱処理することによって、ニッケルシリサイド層と下地となるシリコンとの間の界面粗さが著しく減少したニッケルシリサイド化の実行を可能にする。
熱処理の間、ニッケルの拡散を妨げる窒化した拡散調整層が、基板およびゲート電極上に形成され、ニッケルシリサイド層をその下のシリコンから分離する。
拡散調整層は、比較的平坦（smooth）で、スパイキングを防止すると共にニッケルによるゲート電極の消費を防止する。
さらに、窒素注入は、ゲート電極上のニッケルシリサイド層と関連するソース／ドレイン領域上のニッケルシリサイド層との間の窒化ケイ素側壁スペーサに沿ったブリッジングを減少させる。
本発明は、ＳＯＩ基板に基づく半導体デバイスを含んだ様々なタイプの半導体デバイスの製造における産業上の利用可能性を有する。
本発明は特に、ディープサブミクロンの領域における設計の特徴（design feature）を有する半導体デバイスの製造に適用することができる。
以上の記載は、本発明の特に典型的な実施形態に関するものである。しかしながら、様々な変更および修正例が、添付された請求項で記載されるような本発明の趣旨および範囲から外れることなく実行できることは明白である。
したがってこの詳細な説明および図面は、例示的なモノであると考えられ、これに制限されない。
本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
ニッケルシリサイド層と下地となるシリコンとの間の界面における、問題となる表面粗さを概略的に示す図。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。 本発明の実施形態による方法の連続的な段階を概略的に示す図（本図においては、類似の構造は類似の参照符号によって示される）。

Claims (9)

  1. 半導体基板の上表面上にあり、両側面および上表面を有するゲート電極であって、このゲート電極と前記半導体基板との間にゲート絶縁層が設けられているゲート電極と、
    前記ゲート電極の両側の半導体基板中のソース／ドレイン領域と、
    前記ゲート電極の前記両側の絶縁側壁スペーサと、
    前記ソース／ドレイン領域上および前記ゲート電極の上表面上の、ニッケル拡散を防止する層である窒素を含む拡散調整層と、
    前記窒素を含む拡散調整層上のニッケルシリサイド層とを有しており、
    前記窒素を含む拡散調整層は、窒化したチタンシリサイド、窒化したチタンシリサイドおよび窒化したニッケルシリサイドの混合物、窒化したタンタルシリサイド、または窒化したタンタルシリサイドおよび窒化したニッケルシリサイドの混合物を含む、
    半導体デバイス。
  2. 前記窒素を含む拡散調整層は、１０Åから５０Åの厚みを有する、請求項１記載の半導体デバイス。
  3. 前記窒素を含む拡散調整層の厚みと前記ニッケルシリサイド層の厚みを合わせた厚みは、５０Åから３００Åである、請求項１記載の半導体デバイス。
  4. 前記ゲート電極の両側面およびこのゲート電極の両側面に隣接する前記半導体基板の上表面上のシリコン酸化ライナーを含んでおり、
    前記絶縁側壁スペーサは、窒化ケイ素を含んでおり、前記シリコン酸化ライナー上に形成されている、請求項１記載の半導体デバイス。
  5. シリコン半導体基板の上表面上にあり、両側面および上表面を有するシリコンゲート電極であって、このゲート電極と前記半導体基板との間にゲート絶縁層が設けられているゲート電極を形成するステップと、
    前記ゲート電極の両側の絶縁側壁スペーサを形成するステップと、
    前記ゲート電極の前記両側の半導体基板中のソース／ドレイン領域を形成するステップと、
    前記ゲート電極および前記ゲート電極の両側の半導体基板の露出面中に、窒素をイオン注入するステップと、
    前記窒素が注入されたゲート電極上および前記窒素が注入された半導体基板の露出面上にチタンまたはタンタルの層をたい積するステップと、
    ニッケル層を前記チタンまたはタンタルの層上にたい積するステップと、
    前記ゲート電極の上表面上および前記ソース／ドレイン領域上の、ニッケル拡散を防止する層である窒素を含む拡散調整層と、前記窒素を含む拡散バリア層上のニッケルシリサイド層とを形成すべく、熱処理するステップと、を含み、
    前記窒素を含む拡散調整層は、窒化したチタンシリサイド、窒化したチタンシリサイドおよび窒化したニッケルシリサイドの混合物、窒化したタンタルシリサイド、または窒化したタンタルシリサイドおよび窒化したニッケルシリサイドの混合物を含む、半導体デバイスを製造する方法。
  6. １０Åから５０Åの厚みで前記窒素を含む拡散調整層を形成すべく、４００℃から６００℃の温度で熱処理するステップを含む、請求項５記載の方法。
  7. ５×１０２０から５×１０２１イオン／cm2のドーズ量および１KeVから５KeVの注入エネルギーで窒素をイオン注入するステップを含む、請求項５または６記載の方法。
  8. 前記半導体基板の前記表面から５０Åから３００Åの深さに不純物濃度のピークを有するように、前記基板中に窒素注入領域を形成すると共に、前記ゲート電極の前記上表面から１００Åから３５０Åの深さに不純物濃度のピークを有するように、前記ゲート電極中に窒素注入領域を形成すべく、窒素をイオン注入するステップを含む、請求項５ないし７のいずれかの項記載の方法。
  9. １０Åから５０Åの厚みで前記チタンの層またはタンタルの層をたい積するステップを含む、請求項５ないし８のいずれかの項記載の方法。
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