CN112864240B - 半导体结构的制造方法及两种半导体结构 - Google Patents

半导体结构的制造方法及两种半导体结构 Download PDF

Info

Publication number
CN112864240B
CN112864240B CN202110049137.6A CN202110049137A CN112864240B CN 112864240 B CN112864240 B CN 112864240B CN 202110049137 A CN202110049137 A CN 202110049137A CN 112864240 B CN112864240 B CN 112864240B
Authority
CN
China
Prior art keywords
layer
alloy layer
nitrogen
silicon layer
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110049137.6A
Other languages
English (en)
Other versions
CN112864240A (zh
Inventor
李渊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110049137.6A priority Critical patent/CN112864240B/zh
Publication of CN112864240A publication Critical patent/CN112864240A/zh
Priority to PCT/CN2021/105239 priority patent/WO2022151679A1/zh
Priority to EP21918875.2A priority patent/EP4199110A4/en
Priority to US17/496,927 priority patent/US11887854B2/en
Application granted granted Critical
Publication of CN112864240B publication Critical patent/CN112864240B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Abstract

本发明实施例提供一种半导体结构的制造方法和两种半导体结构，制造方法包括：提供基底以及硅层，且所述基底暴露出所述硅层顶面；沉积处理，在所述硅层上形成合金层，所述沉积处理在含氮氛围下进行，且所述含氮氛围中的氮原子浓度随沉积处理时间的增加而增加；对所述合金层以及所述硅层进行退火处理。本发明实施例中，氮原子浓度增加能够控制合金层的硅化反应，从而避免线宽效应，并降低半导体结构的电阻。

Description

半导体结构的制造方法及两种半导体结构
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法及两种半导体结构。
背景技术
随着集成电路规模的不断发展，半导体结构的特征尺寸不断缩小。根据尺寸等比例缩小的原则，栅极、源极和漏极等结构的接触面积相应变小。接触电阻随着接触面积的变小不断增大，从而使得半导体结构的串联电阻增大，并产生工作速度减慢和放大特性衰退等问题。
因此，通常采用金属硅化物以形成欧姆接触，从而降低接触电阻。但目前部分金属硅化物还存在线宽效应或者高电阻等问题。线宽效应是指金属硅化物的电阻会随着线宽或接触面积的减小而增加。当线宽变得过窄时，金属硅化物相变的温度和时间将大大增加；而过高的退火温度会加剧硅原子的扩散，从而造成漏电甚至短路的问题。因此随着半导体结构的不断变小，会出现金属硅化物相变不充分而使接触电阻增加的现象。线宽效应或者高电阻都会降低半导体结构的性能。
发明内容
本发明实施例提供一种半导体结构的制造方法及两种半导体结构，以解决金属硅化物的线宽效应和高电阻的问题，进而提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底以及硅层，且所述基底暴露出所述硅层顶面；沉积处理，在所述硅层上形成合金层，所述沉积处理在含氮氛围下进行，且所述含氮氛围中的氮原子浓度随沉积处理时间的增加而增加；对所述合金层以及所述硅层进行退火处理。
另外，所述氮原子浓度增加的方式包括：阶梯式递增或线性递增。
另外，所述沉积处理具有变化的沉积速率，且所述沉积速率随着所述沉积处理时间的增加而降低。
另外，所述沉积速率具有三段式变化区间，且各所述变化区间的所述沉积速率呈线性递减函数关系。
另外，各所述变化区间的所述沉积速率的线性递减函数的斜率不同。
另外，所述沉积处理包括两阶段式沉积处理，所述两阶段式沉积处理包括第一沉积处理和第二沉积处理，所述第一沉积处理具有第一初始氮原子浓度，所述第二沉积处理具有第二初始氮原子浓度，所述第二初始氮原子浓度大于所述第一初始氮原子浓度。
另外，在形成所述合金层之前，还包括步骤：基于第一气体的等离子体和第二气体的等离子体对所述硅层进行表面处理，所述第一气体包括惰性气体，所述第二气体包括还原性气体，且所述第一气体的流量大于或等于所述第二气体的流量。
另外，所述硅层为多晶硅层。
另外，所述合金层包括钛合金中的一种或多种组合，所述合金层中钛含量不超过10at％。
另外，所述沉积处理还包括在所述合金层上形成金属层。
本发明实施例还提供一种半导体结构，包括：基底以及硅层，且所述基底暴露出所述硅层顶面；所述硅层上具有合金层，所述合金层中具有氮原子，且距所述硅层越远，所述氮原子的含量递增。
另外，所述氮原子递增的方式包括：线性递增或阶梯式递增。
另外，所述合金层包括依次层叠的第一合金层和第二合金层，且所述第二合金层中的氮含量大于所述第一合金层中的氮含量。
另外，所述硅层与所述合金层用于构成栅极结构。
本发明实施例还提供一种半导体结构，包括：基底以及硅层，且所述基底暴露出所述硅层顶面；所述硅层的顶面具有金属硅化物层，所述金属硅化物层中含有氮原子，且距所述硅层越远，所述氮原子的含量递增。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：在硅层上形成合金层，合金层的沉积处理在含氮氛围下进行，且氮原子浓度随沉积处理时间的增加而增加。即在形成的合金层中，距离硅层越近，氮含量越小；距硅层越远，氮含量越大。由于氮原子具有较大的电负性，能够吸引部分金属原子，从而降低金属原子对硅原子的消耗，以保证半导体结构的电性能；此外，氮原子浓度递增还能够控制合金层的硅化反应，以降低最终形成的金属硅化物层的电阻，并避免线宽效应，进而提高半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1-图4为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图5为本发明第一实施例提供的半导体结构的制造方法中形成合金层的原理图；
图6为本发明第一实施例提供的半导体结构的制造方法中形成合金层对应的局部结构图；
图7为本发明第一实施例提供的半导体结构的制造方法中沉积速率的变化折线图；
图8-图11为本发明第二实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图12为本发明第二实施例提供的半导体结构的制造方法中形成第一合金层和第二合金层的原理图；
图13为本发明第二实施例提供的半导体结构的制造方法中形成第一合金层和第二合金层对应的局部结构图。
具体实施方式
由背景技术可知，目前金属硅化物还存在线宽效应或者高电阻等问题，半导体结构的性能有待提升。
为提高半导体结构的性能，可以采用合金层与硅进行反应，以形成具有多种金属硅化物的金属硅化物层。不同的金属硅化物可以互补，从而优化线宽效应并降低电阻。但是由于合金层中不同金属的原子半径相差较大，各种金属的硅化反应程度相差较大，最终形成的金属硅化物层难以兼具不同金属硅化物的优点，以及弱化不同金属硅化物的缺点。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：在硅层上形成合金层，合金层的沉积处理在含氮氛围下进行，且氮原子浓度随沉积处理时间的增加而增加。氮原子浓度递增能够控制合金层的硅化反应，以降低最终形成的金属硅化物层的电阻，并避免线宽效应，进而提高半导体结构的性能。另外，由于氮原子具有较大的电负性，氮原子还能够吸引部分金属原子，从而降低金属原子对硅原子的消耗，以保证半导体结构的电性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明第一实施例提供一种半导体结构的制造方法，图1-图4为第一实施例提供半导体结构的制造方法中各步骤对应的结构示意图；图5为第一实施例提供的半导体结构的制造方法中形成合金层的原理图；图6为第一实施例提供的半导体结构的制造方法中形成合金层对应的局部结构图；图7为第一实施例提供的半导体结构的制造方法中沉积速率的变化折线图。以下将结合附图进行具体说明。
参考图1，包括：提供基底130以及硅层100，且基底130暴露出硅层100顶面。
为降低基底130及硅层100氧化的几率，半导体结构可以放置在氮气等惰性气体的环境中。
基底130的材料可以包括硅、锗、绝缘体上硅、蓝宝石、碳化硅、砷化镓、氮化铝或者氧化锌硅等。基底130可以包括隔离结构和有源区。隔离结构可以限定多个有源区。隔离结构可以通过用绝缘材料填充浅沟槽而形成，比如隔离结构可以是浅沟槽隔离结构。
本实施例中，基底130的表面还具有栅介质层，硅层100位于栅介质层上。硅层100和后续形成的合金层用于构成栅极结构。
硅层100为多晶硅，多晶硅与氧化硅的栅介质层具有较高的亲和性，界面缺陷少。另外，通过对多晶硅进行掺杂，能够对栅极结构的阈值电压以及电阻率进行调节。
在其他实施例中，硅层也可以为源极结构或漏极结构，硅层位于基底内，且基底露出硅层的表面。硅层为单晶硅，且硅层中具有N型或P型掺杂离子。后续形成的合金层为源极结构或漏极结构的接触结构。
本实施例中还包括步骤：基于第一气体的等离子体和第二气体的等离子体对硅层100进行表面处理。第一气体用于增加硅层100表面的粗糙度，第一气体包括惰性气体；第二气体用于对硅层100表面的氧化物进行还原处理，第二气体包括还原性气体；且第一气体的流量大于或等于第二气体的流量。
采用第一气体可以增加硅层100表面的粗糙度，以增加硅层100与后续形成的合金层的接触面积，从而降低接触电阻。
氧化物的电阻率较大，采用第二气体去除硅层100表面的氧化物，能够降低硅层100与后续形成的合金层的接触电阻，进而增大驱动电流，降低延迟效应。
第一气体的流量大于或等于第二气体的流量，主要原因在于：第二气体对硅层100的表面的轰击力度较小，第一气体对硅层100的表面轰击力度较大，第一气体的流量大于第二气体的流量能够较大程度地提高硅层100表面的粗糙度；另外，当轰击力度较大时，轰击出的离子的数量相应增加，硅层100的表面积也相应增加，如此有利于提高第二气体对轰击出的离子以及硅层100表面的还原效果。
优选地，第一气体的流量与第二气体的流量比在1～20范围内。在上述范围内，既可以保证第一气体对硅层100表面具有较大地轰击力度，也可以避免基底130和硅层100受到过多的损伤，还可以保证第二气体能够充分地还原氧化物，从而减小硅层100与后续形成的合金层的接触电阻。
本实施例中，第一气体为氩气。氩气具有较强的轰击力度，且价格低廉。在其他实施例中，第一气体也可以为氦气。
本实施例中，第二气体为氢气。氢气的还原性强，且不会产生难以去除的反应副产物。在其他实施例中，第二气体可以为氨气。
硅层100的表面处理的温度控制在150℃到350℃范围内，较高的温度能够提高第二气体的活性，进而提高氧化物的去除速率。另外，上述温度范围高于水的沸点，如此有利于提高硅层100表面的水分等易挥发杂质的去除速率。
结合参考图2、图5-图7，沉积处理，在硅层100上形成合金层110，沉积处理在含氮氛围下进行，且含氮氛围中的氮原子浓度随沉积处理时间的增加而增加。
即在合金层110中，距硅层100越远，氮含量越高。在后续退火处理过程中，合金层110中与硅原子亲和性较大的金属原子会倾向于朝向硅层100扩散，与硅原子亲和性较小的金属原子会倾向于朝向远离硅层100的方向扩散；因此，与硅原子亲和性较大的金属原子可能会造成较大的硅消耗，而与硅原子亲和性较小的金属原子的硅化反应不够充分；由于氮原子具有较大的电负性，且距硅层100越远，氮含量越高；因此，在远离硅层100的方向上，氮原子的吸引力逐渐增大；因此，氮原子能够抑制与硅原子亲和性较大的金属原子向硅层100扩散程度，从而降低硅消耗；与硅原子亲和性较大的金属原子所占的扩散位置减少，与硅原子亲和性较小的金属原子则可以占据更多朝向硅层100的扩散位置，从而提高硅化反应程度。如此，合金层110中各种金属的硅化反应相对均衡，最终生成的金属硅化物层可以兼具各个金属硅化物的优势。
本实施例中，合金层110为单层结构，即合金层110的厚度较薄，合金层110所占据的空间位置较小，后续可以在合金层110上形成更厚的低电阻金属层，以降低半导体结构的电阻。
合金层110包括钛合金中的一种或多种组合。本实施例中，合金层110为钴钛合金，钛原子112具有还原性，能够对硅层100表面残留的氧化物进行还原反应；钛原子112还能够改善钴原子111与硅层100的表面接触，在后续退火过程中，促进硅化反应的进行。在其他实施例中，合金层也可以为钨钛合金或钽钛合金。
在合金层110中，钛含量不超过10at％。钛含量在1-10at％范围内，可以使得最终形成的金属硅化物层中钛硅化物与钴硅化物的比例保持在合理范围内，进而使得金属硅化层没有明显的线宽效应，且具有较低的电阻率。
由于钴原子111与硅原子101的半径相似，而钛原子112与硅原子101的半径相差较大，因此在后续退火处理过程中，较多的钴原子111倾向于朝靠近硅层100的方向扩散，较多的钛原子112倾向于朝远离硅层100方向扩散；氮原子113的电负性比硅原子101的电负性更强，当更多的氮原子113分布在远离硅层100的方向上时，能够更大程度地抑制钴原子111向靠近硅层100的方向扩散，即氮原子113能够吸引部分钴原子111向远离硅层100的方向扩散，从而抑制钴原子111与硅原子101的互反应；由于部分钴原子111会向远离硅层100的方向扩散，这会侵占部分钛原子112的位置，从而促使更多的钛原子112向靠近硅层100的方向扩散，进而促进钛硅化物的形成。钛硅化物的电阻率为13-16uΩ·cm，其电阻较小、制备工艺简单、高温稳定性好；而钴硅化物在90纳米技术节点下没有明显的线宽效应；从而使得金属硅化物层具有较低的电阻，且没有明显的线宽效应。
另外，氮原子113的电导率较低，当更多的氮原子113分布在远离硅层100的方向上时，氮原子113不会对硅层100与合金层110的欧姆接触产生较大的影响，从而保证硅层100与合金层110之间具有较低的接触电阻。
以下将对合金层110的形成进行具体说明。
采用物理气相沉积法形成合金层110。具体地，通过物理气相沉积法中的反应磁控溅射法形成合金层110。反应磁控溅射法具有设备简单、易于控制、镀膜面积大和附着力强等优点。反应磁控溅射法是以钴钛合金作为靶阴极，在硅层100表面沉积成膜过程中与氮气反应生成含氮的合金层110。
可以通过控制通入含氮气体的类型、时间和流量来控制合金层110中的氮原子113的分布位置以及氮含量。
本实施例中，含氮气体为氮气，氮气不会引入其他的杂质，能避免对半导体结构性能的影响。在其他实施例中，含氮气体还可以为氨气。
本实施例中，在形成合金层110的过程中，含氮氛围中的氮原子113浓度增加的方式为阶梯式递增。阶梯式递增是指同一时间段内的氮原子113浓度相同，而不同时间段的氮原子浓度不同，且后一时间段的氮原子113浓度大于前一时间段的氮原子113浓度。如此，形成的合金层110中，距硅层100越远，氮含量也为阶梯式递增。阶梯式递增可以减少控制参数的设置，从而简化制造工艺。
在其他实施例中，含氮氛围中的氮原子浓度增加的方式为线性递增。线性递增是指同一时间段内的氮原子浓度也不同相同，且随着时间的增加氮原子的浓度也增加。如此，形成的合金层中，距硅层越远，氮含量也为线性递增。
此外，在反应磁控溅射过程中，可以通过控制钴钛合金中钴钛含量以及溅射功率的大小来控制钴原子以及钛原子的含量。
可以理解的是，溅射功率的增加可以提高溅射速率，并使溅射出来的离子具有较高的能量，从而提高膜层的附着力及薄膜的致密度。但若溅射功率过大，会使溅射离子动能大大增加，从而对膜层造成损伤。本实施例中，溅射功率为3000W-4000W。溅射功率在上述范围内，即可以保证形成的合金层110具有较大的附着力和致密度，也可以避免对硅层100造成较大的损伤。
本实施例中，沉积处理具有变化的沉积速率，且沉积速率随着沉积处理时间的增加而降低。沉积速率是指从靶材上溅射出来的材料，在单位时间内沉积到硅层100上的膜层厚度，即钴原子111和钛原子112在单位时间内沉积到硅层100上形成的膜层厚度。
沉积速率与溅射速率正相关，而溅射速率又受到靶材表面状态的影响。若靶材出现中毒现象，则会降低溅射速率。靶材中毒是指反应气体与靶材表面反应，生成了杂质膜层；杂质膜层容易产生冷场致弧光放电，即打弧现象；从而使阴极溅射无法进行下去，进而影响溅射效果。
本实施例中，沉积速率随着沉积处理时间的增加而降低，其主要原因在于：随着氮浓度的增加，氮原子会与靶材表面发生反应；因此，若要使得沉积速率保持不变，则需在一定程度上增加溅射速率；但较大的溅射速率会对靶材造成损伤，靶材损伤会致使靶材中毒加深。反之，若控制沉积速率随着沉积处理时间的增加而降低，则可以使得溅射速率保持在较低的范围内，从而降低对靶材的损伤以缓解靶材中毒现象，进而避免影响溅射效果。
进一步地，参考图7，本实施例中沉积速率具有三段式变化区间，且各变化区间的沉积速率呈线性递减函数关系。具体地，本实施例中，具有第一变化区间a、第二变化区间b和第三变化区间c。第一变化区间a对应金属模式，该区间内的氮含量最小；第二变化区间b对应过渡模式，该区间内的氮含量大于前一区间内的氮含量；第三变化区间c对应化合物模式(Co-Ti-N化合物)，该区间内的氮含量大于前两个区间内的氮含量。三个变化区间的沉积速率呈线性递减函数关系，则三个变化区间均可以使得溅射速率保持在较低的范围内，从而降低对靶材的损伤以缓解靶材中毒现象，进而使得在三个变化区间内均具有较好的溅射效果。
各变化区间的沉积速率的线性递减函数的斜率不同。具体地，第二变化区间b的斜率大于第一变化区间a的斜率，第一变化区间a的斜率大于第三变化区间c的斜率。可以理解的是，在第一变化区间a的斜率较小，可以保证较为快速地达到膜层目标厚度，也可以在一定程度上避免靶材中毒；在第二变化区间b的斜率最大，可以保证在达到目标厚度后，快速降低溅射速率，从而极大的缓解在较高氮浓度条件下的靶材中毒；在第三变化区间c的斜率最小，可以保证一定量溅射离子的轰击膜层的表面，进而达到均匀的掺氮效果，同时还能在较低的溅射速率下保护靶材。
在反应磁控溅射过程中，还通入氩气，氩气的流量为10sccm-80sccm，比如可以为20sccm、40sccm或70sccm。氩气可以作为放电载体，同时也能够保证半导体结构处于惰性气体氛围中，进而避免半导体结构的氧化。
腔室气压控制在0.0015Torr-0.0090Torr，比如可以为0.0030Torr、0.0050Torr、0.0080Torr。合金层110的沉积速率以及均匀性与腔室气压相关；腔室气压较大，则沉积速率较快；而腔室气压较小，则合金层110的均匀性较大。腔室气压在上述范围内，可以在一定程度上加快沉积速率，并保证合金层110的均匀性。
在其他实施例中，也可以通过真空蒸镀或离子镀等物理气相沉积法形成合金层。
参考图3，沉积处理还包括在合金层110上形成金属层120。
金属层120的电阻率低于合金层110的电阻率，可以进一步降低半导体结构的电阻，提高半导体结构的运行速率。比如，金属层120的材料可以包括钨、钛、金或银等低电阻金属。
本实施例中，采用物理气相沉积工艺形成金属层120，在其他实施例中，也可以采用化学气相沉积工艺形成金属层。
参考图4，对合金层110(参考图3)以及硅层100进行退火处理，以形成金属硅化物层110a。本实施例中，还对基底130以及金属层120进行退火处理。
金属硅化物层110a中包括钴硅化物、钛硅化物、氮化钴钛和氮硅化钛等物质。金属硅化物层110a还可以包括未完全反应的钴钛合金。钛硅化物具有较低的电阻，而钴硅化物能够降低线宽效应。
最终形成的金属硅化层110a中具有氮原子，且在金属硅化物层110a中，距硅层100越远，氮原子的含量递增。
在其他实施例中，金属硅化物层也可以包括钽硅化物、钨硅化物、氮化钨钛和氮化钽钛等物质。金属硅化物层还可以包括未完全反应的钽钛合金或钨钛合金。
在钴硅固相反应中，随着温度不断升高，钴硅化物的生成相序如下：硅化二钴(Co2Si)→硅化钴(CoSi)→二硅化钴(CoSi2)。在硅化二钴(Co2Si)和二硅化钴(CoSi2)形成过程中，钴原子是运动原子；而在硅化钴(CoSi)形成过程中，硅原子是运动原子。氮原子浓度递增可以减缓钴硅的互扩散和互反应，如此有利于晶格的有序生长，还可以降低欧姆接触的电阻以及硅消耗。另外，氮原子浓度递增还可以促进钛硅化物的形成，进一步降低欧姆接触电阻。
退火温度为500℃-900℃，比如可以为600℃、700℃或800℃。较高的退火温度可以提高原子的迁移速率，退火温度在上述范围内，既可以保证硅化反应较为彻底，也可以避免过多的硅扩散而造成漏电或短路的问题。
时间控制在10s-100s，比如可以为20s、30s或80s。退火时间在上述范围内，既可以保证硅化反应较为彻底，也可以避免过多的硅扩散而造成漏电或短路的问题。
退火处理在氩气氛围中进行，以避免半导体结构发生氧化。
综上所述，本发明第一实施例在硅层的表面形成合金层110，合金层110的沉积处理在含氮氛围下进行，且氮原子浓度随沉积处理时间的增加。氮原子113浓度递增能够控制硅化反应过程，从而降低金属硅化物层110a的接触电阻和线宽效应，进而提高半导体结构的电性能和运行速率。
本发明第二实施例提供一种半导体结构的制造方法，图8-图11为第二实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；图12为第二实施例提供的半导体结构的制造方法中形成第一合金层和第二合金层的原理图；图13为第二实施例提供的半导体结构的制造方法中形成第一合金层和第二合金层对应的局部结构图。参考图8-图13，第二实施例的制造方法与第一实施例的方法大致相同，主要区别包括：第二实施例的沉积处理包括两阶段式沉积处理，两阶段式沉积处理包括第一沉积处理和第二沉积处理，第一沉积处理具有第一初始氮原子浓度，第二沉积处理具有第二初始氮原子浓度，第二初始氮原子浓度大于第一初始氮原子浓度。
第二实施例与第一实施例相同或相似部分请参考第一实施例，在此不再进行赘述。
以下将结合附图进行具体说明。
参考图8，提供基底230以及硅层200，且基底230暴露出硅层200顶面。
本实施例中，硅层200以及后续形成的第一合金层和第二合金层用于构成栅极结构，硅层200中具有硼原子以及磷原子等掺杂原子。硼原子以及磷原子能够提高栅极结构的导电率，还能够调控栅极结构的阈值电压。
在其他实施例中，硅层用于构成源极结构或漏极结构，硼原子或磷原子能够为源极结构和漏极结构提供空穴或电子；当栅极结构打开时，源极结构和漏极结构导通。后续形成的第一合金层和第二合金层为源极结构或漏极结构的接触结构。
基于第一气体的等离子体和第二气体的等离子体对硅层200进行表面处理，第一气体包括惰性气体，第二气体包括还原性气体，且第一气体的流量大于或等于第二气体的流量。
上述步骤的具体说明请参考第一实施例，在此不再赘述。
结合参考图9、图12和图13，在本实施例中，合金层为双层结构，包括第一合金层210和第二合金层220。第一沉积处理形成位于硅层200上的第一合金层210，第二沉积处理形成位于第一合金层210上的第二合金层220；且第二初始氮原子浓度大于第一初始氮原子浓度。
第二初始氮原子浓度大于第一初始氮原子浓度的原因在于：在退火处理的过程中，硼原子202和磷原子203等掺杂原子会倾向于朝第一合金层210和第二合金层220中扩散；氮原子213与硼原子202和磷原子203等掺杂原子之间呈现化学惰性，因此，第二合金层220与第一合金层210的氮浓度梯度，能够较大程度地抑制硼原子202和磷原子203的扩散，从而降低栅极结构的阈值电压的变化程度。
另外，第二合金层220与第一合金层210的氮浓度梯度，还能进一步降低硅消耗，以保证栅极结构具有优良的电性能。
另外，第二合金层220与第一合金层210的氮浓度梯度，还能抑制硅层200表面氧化物的扩散，以进一步降低后续形成的金属硅化物层的电阻。
在其他实施例中，硅层用于构成源极结构或漏极结构时，第二合金层与第一合金层的氮浓度梯度，能够较大程度地抑制硼原子和磷原子的扩散，从而保证当栅极结构打开时，源极结构与漏极结构之间能够实现导通，即源极结构和漏极结构之间有足够的电子或空穴通过。
本实施例中，第一合金层210与第二合金层220的材料相同，如此能够降低二者的界面缺陷。第一合金层210和第二合金层220均为钴钛合金。在其他实施例中，第一合金层与第二合金层的材料可以不同，比如可以为钴钛合金、钨钛合金或钽钛合金中的组合。
本实施例中，在第一合金层210中，距硅层200越远，氮含量递增；在第二合金层220中，距硅层200越远，氮含量递增；本实施例中，氮含量递增的方式为阶梯式递增，在其他实施例中，氮含量递增的方式也可以为线性递增。
距硅层200越远，氮含量越大，能够更大程度地抑制钴原子211朝硅层200的方向扩散，从而减小钴硅反应程度，降低钴原子211对硅原子201的消耗程度；朝向硅层200扩散的钴原子211减少，可以为钛原子212提供更多的扩散位置，从而促进钛原子212向硅层200扩散，以生成更多的钛硅合金。另外，距离硅层200越近氮含量越低，使得第一合金层210与第二合金层220能够与硅层200形成良好的欧姆接触。
在其他实施例中，第一合金层中的氮含量可以不变，第二合金层中的氮含量也可以不变。
以下将对第一合金层210和第二合金层220的形成过程进行详细说明。
采用物理气相沉积法形成第一合金层210和第二合金层220。具体地，通过物理气相沉积法中的反应磁控溅射法形成第一合金层210和第二合金层220。
在形成第一合金层210的过程中通入氮气，且氮气具有第一流量，以使第一沉积处理具有第一初始氮原子浓度；在形成第二合金层220的过程中通入氮气，且氮气具有第二流量，以使第二沉积处理具有第二初始氮原子浓度；第二流量大于第一流量，使得第二初始氮原子浓度大于第一初始氮原子浓度。
随着工艺时间的延长，第一流量递增，第二流量递增。本实施例中，第一流量递增的方式为阶梯式递增，第二流量递增的方式为阶梯式递增；在其他实施例中，第一流量递增的方式可以为线性递增，第二流量递增的方式可以为线性递增。
在其他实施例中，第一流量和第二流量也可以不随时间的变化而变化，只要满足第二流量大于第一流量即可。
本实施例中，第一流量为1sccm-5sccm，比如可以为2sccm、3sccm或4sccm；第二流量为3sccm-15sccm，比如可以为5sccm、7sccm或10sccm。第一流量及第二流量在上述范围内，能够保证第一合金层210与第二合金层220之间具有合理的氮含量浓度梯度。
本实施例中，沉积处理具有变化的沉积速率，且沉积速率随着沉积处理时间的增加而降低。沉积速率是指钴原子211和钛原子212在单位时间内沉积到硅层200上形成的膜层厚度。
沉积速率与溅射速率正相关，而溅射速率又受到靶材表面状态的影响。若靶材出现中毒现象，则会降低溅射速率。
本实施例中，沉积速率随着沉积处理时间的增加而降低，其主要原因在于：若控制沉积速率随着沉积处理时间的增加而降低，则可以使得溅射速率保持在较低的范围内，从而降低对靶材的损伤以缓解靶材中毒现象，从而避免影响溅射效果。
进一步地，本实施例中沉积速率具有三段式变化区间，且各变化区间的沉积速率呈线性递减函数关系。三个变化区间均可以使得溅射速率保持在较低的范围内，从而降低对靶材的损伤以缓解靶材中毒现象，进而使得在三个变化区间内均具有较好的溅射效果。
各变化区间的沉积速率的线性递减函数的斜率不同。具体地，在第一变化区间的斜率较小，可以保证较为快速地达到膜层目标厚度，也可以在一定程度上避免靶材中毒；在第二变化区间的斜率最大，可以保证在达到目标厚度后，快速降低溅射速率，从而极大的缓解在较高氮浓度条件下的靶材中毒；在第三变化区间的斜率最小，可以保证一定量溅射离子的轰击膜层的表面，进而达到均匀的掺氮效果，同时还能在较低的溅射速率下保护靶材。
上述沉积速率的变化过程的详细说明请参考第一实施例。另外，值得注意的是，本实施例中，第一沉积处理和第二沉积处理均具有上述三段式变化区间。
在形成第一合金层210的过程中，溅射功率为3000W-4000W，氩气流量为10sccm-80sccm，腔室气压控制在0.0015Torr-0.0090Torr。
在形成第二合金层220的过程中，溅射功率3000W-4000W，氩气流量为10sccm-80sccm，腔室气压控制在0.0015Torr-0.0090Torr。
参考图10，沉积处理还包括在合金层上形成金属层240。本实施例中，金属层240位于第二合金层220上。关于金属层240的详细说明请参考第一实施例。
参考图11，对第一合金层210(参考图10)、第二合金层220(参考图10)、硅层200进行退火处理，以形成金属硅化物层250。金属硅化层250能够较大程度地降低接触电阻，进而提高半导体结构的运行速率。
金属硅化物层250包括第一区210a以及第二区220a。由于第一区210a距硅层200更近，第一区210a中金属硅化物的含量高于第二区220a中金属硅化物的含量。
金属硅化物层250中主要包括钛硅化物、钴硅化物、氮化钴钛、氮硅化钛及钴钛合金等物质。
综上所述，第二合金层220和第一合金层210的梯度氮含量能够降低硼原子以及磷原子等掺杂离子向第一合金层210和第二合金层220的扩散程度，以使保证半导体结构具有良好的电性能。
本发明第三实施例提供一种半导体结构，图10为半导体结构的示意图，参考图10，半导体结构包括：基底230以及硅层200，且基底230暴露出硅层200顶面；硅层200上具有合金层。
硅层200与合金层用于构成栅极结构。在其他实施例中，硅层可用于构成源极结构或漏极结构，合金层用于构成源极结构或漏极结构的接触结构。
合金层中具有氮原子，且距硅层200越远，氮原子的含量递增。本实施例中，合金层为双层结构，包括依次层叠的第一合金层210和第二合金层220，且第二合金层220的氮含量大于第一合金层210的氮含量。
第一合金层210和第二合金层220的氮浓度梯度能够抑制硅层200中的硼原子和磷原子等掺杂离子向第一合金层210和第二合金层220中扩散，进而保证半导体结构具有良好的电性能。
在第一合金层210和第二合金层220中，距硅层200越远，氮原子的含量递增。氮含量递增能够控制第一合金层210和第二合金层220的硅化反应，以降低接触电阻，并避免最终形成的金属硅化物层具有线宽效应，进而提高半导体结构的性能。
在其他实施例中，第一合金层和第二合金层中的氮原子也可以为均匀分布，只要满足第二合金层中的氮含量大于第一合金层中的氮含量即可。
第一合金层210的氮含量为1at％-5at％，第二合金层220的氮含量不高于7at％。即第一合金层210与第二合金层220的氮含量差值为2at％-6at％，比如可以为3at％、4at％或5at％。氮含量差值在上述范围内能够更大程度的抑制掺杂原子的扩散，同时还可以降低氮原子对第一合金层210和第二合金层220的电阻的影响。
在其他实施例中，合金层中也可以为单层结构，即第一合金层上也可以不具有第二合金层。
综上所述，第一合金层210与第二合金层220的氮浓度梯度能够降低硅层200中掺杂离子的扩散；且第一合金层210与第二合金层220内氮含量递增能够控制第一合金层210和第二合金层220的硅化反应，从而降低接触电阻，避免线宽效应。
本发明第四实施例提供一种半导体结构，本实施例中的半导体结构为第三实施例中的半导体结构经过退火处理后的半导体结构。图11为本实施例提供的半导体结构的示意图，参考图11，半导体结构包括：基底230以及硅层200，且基底230暴露出硅层200顶面；硅层200的顶面具有金属硅化物层250，金属硅化物层250中含有氮原子，且距硅层200越远，氮原子的含量递增。
以下将结合附图进行具体说明。
本实施例中，金属硅化物层250包括钴硅化物、钛硅化物、氮化钴钛和氮硅化钛。金属硅化物层250还可以包括未完全反应的钴钛合金。
钴硅化物没有明显的线宽效应，而钛硅化物具有较低的电阻，金属硅化物层250能够兼具这二者的优点。
在其他实施例中，金属硅化物层也可以包括钽硅化物、钨硅化物、氮化钨钛和氮化钽钛。金属硅化物层还可以包括未完全反应的钽钛合金或钨钛合金。
综上所述，本实施例中形成金属硅化层250包括多种金属硅化物，能够避免单一金属硅化物的高电阻或线宽效应等问题，进而提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底以及硅层，且所述基底暴露出所述硅层顶面；
沉积处理，在所述硅层上形成合金层，所述沉积处理在含氮氛围下进行，且所述含氮氛围中的氮原子浓度随沉积处理时间的增加而增加；
对所述合金层以及所述硅层进行退火处理。
2.根据权利要求1所述的半导体结构的制造方法，所述氮原子浓度增加的方式包括：阶梯式递增或线性递增。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述沉积处理具有变化的沉积速率，且所述沉积速率随着所述沉积处理时间的增加而降低。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，所述沉积速率具有三段式变化区间，且各所述变化区间的所述沉积速率呈线性递减函数关系。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，各所述变化区间的所述沉积速率的线性递减函数的斜率不同。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述沉积处理包括两阶段式沉积处理，所述两阶段式沉积处理包括第一沉积处理和第二沉积处理，所述第一沉积处理具有第一初始氮原子浓度，所述第二沉积处理具有第二初始氮原子浓度，所述第二初始氮原子浓度大于所述第一初始氮原子浓度。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述合金层之前，还包括步骤：基于第一气体的等离子体和第二气体的等离子体对所述硅层进行表面处理，所述第一气体包括惰性气体，所述第二气体包括还原性气体，且所述第一气体的流量大于或等于所述第二气体的流量。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述硅层为多晶硅层。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述合金层包括钛合金中的一种或多种组合，所述合金层中钛含量不超过10at%。
10.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述沉积处理还包括在所述合金层上形成金属层。
11.一种半导体结构，其特征在于，包括：
基底以及硅层，且所述基底暴露出所述硅层顶面；
所述硅层上具有沉积处理得到的合金层，所述合金层中具有氮原子，且距所述硅层越远，所述氮原子的含量递增，其中，所述沉积处理在含氮氛围下进行，且所述含氮氛围中的氮原子浓度随所述沉积处理时间的增加而增加。
12.根据权利要求11所述的半导体结构，其特征在于，所述氮原子递增的方式包括：线性递增或阶梯式递增。
13.根据权利要求11所述的半导体结构，其特征在于，所述合金层包括依次层叠的第一合金层和第二合金层，且所述第二合金层中的氮含量大于所述第一合金层中的氮含量。
14.根据权利要求11所述的半导体结构，其特征在于，所述硅层与所述合金层用于构成栅极结构。
15.一种半导体结构，其特征在于，包括：
基底以及硅层，且所述基底暴露出所述硅层顶面；
所述硅层的顶面具有金属硅化物层，所述金属硅化物层中含有氮原子，且距所述硅层越远，所述氮原子的含量递增；
其中，所述金属硅化物层的形成步骤包括：沉积处理，在所述硅层上形成合金层，所述沉积处理在含氮氛围下进行，且所述含氮氛围中的氮原子浓度随所述沉积处理时间的增加而增加；对所述合金层以及所述硅层进行退火处理，以形成所述金属硅化物层。
CN202110049137.6A 2021-01-14 2021-01-14 半导体结构的制造方法及两种半导体结构 Active CN112864240B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110049137.6A CN112864240B (zh) 2021-01-14 2021-01-14 半导体结构的制造方法及两种半导体结构
PCT/CN2021/105239 WO2022151679A1 (zh) 2021-01-14 2021-07-08 半导体结构的制造方法及两种半导体结构
EP21918875.2A EP4199110A4 (en) 2021-01-14 2021-07-08 MANUFACTURING METHOD FOR ONE SEMICONDUCTOR STRUCTURE AND TWO SEMICONDUCTOR STRUCTURES
US17/496,927 US11887854B2 (en) 2021-01-14 2021-10-08 Semiconductor structure manufacturing method and two semiconductor structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110049137.6A CN112864240B (zh) 2021-01-14 2021-01-14 半导体结构的制造方法及两种半导体结构

Publications (2)

Publication Number Publication Date
CN112864240A CN112864240A (zh) 2021-05-28
CN112864240B true CN112864240B (zh) 2022-05-31

Family

ID=76006061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110049137.6A Active CN112864240B (zh) 2021-01-14 2021-01-14 半导体结构的制造方法及两种半导体结构

Country Status (2)

Country Link
CN (1) CN112864240B (zh)
WO (1) WO2022151679A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4199110A4 (en) 2021-01-14 2024-04-10 Changxin Memory Tech Inc MANUFACTURING METHOD FOR ONE SEMICONDUCTOR STRUCTURE AND TWO SEMICONDUCTOR STRUCTURES
CN112864240B (zh) * 2021-01-14 2022-05-31 长鑫存储技术有限公司 半导体结构的制造方法及两种半导体结构
CN115710687A (zh) * 2022-12-01 2023-02-24 广州智圣高分子材料科技有限公司 一种氮气反应溅射法制备CoCrTi薄膜的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990065713A (ko) * 1998-01-16 1999-08-05 구본준 실리사이드 제조방법
US6147405A (en) * 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
CN105097503A (zh) * 2014-05-13 2015-11-25 复旦大学 一种调节硅化钛/硅肖特基接触势垒的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751859B2 (ja) * 1995-03-15 1998-05-18 日本電気株式会社 半導体装置の製造方法
US7053459B2 (en) * 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
US6873051B1 (en) * 2002-05-31 2005-03-29 Advanced Micro Devices, Inc. Nickel silicide with reduced interface roughness
KR100844940B1 (ko) * 2006-12-27 2008-07-09 주식회사 하이닉스반도체 다중 확산방지막을 구비한 반도체소자 및 그의 제조 방법
US10796995B2 (en) * 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer
CN112864240B (zh) * 2021-01-14 2022-05-31 长鑫存储技术有限公司 半导体结构的制造方法及两种半导体结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990065713A (ko) * 1998-01-16 1999-08-05 구본준 실리사이드 제조방법
US6147405A (en) * 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
CN105097503A (zh) * 2014-05-13 2015-11-25 复旦大学 一种调节硅化钛/硅肖特基接触势垒的方法

Also Published As

Publication number Publication date
CN112864240A (zh) 2021-05-28
WO2022151679A1 (zh) 2022-07-21

Similar Documents

Publication Publication Date Title
CN112864240B (zh) 半导体结构的制造方法及两种半导体结构
JP2023017839A (ja) 太陽電池の製造
US5756391A (en) Anti-oxidation layer formation by carbon incorporation
US8377812B2 (en) SiC MOSFETs and self-aligned fabrication methods thereof
US9252146B2 (en) Work function adjustment by carbon implant in semiconductor devices including gate structure
JP2011146662A (ja) ＳｉＣ半導体素子の製造方法
US11887854B2 (en) Semiconductor structure manufacturing method and two semiconductor structures
CN117198869A (zh) 使用pvd钌的方法与装置
CN117253905A (zh) 一种具有浮岛结构的SiC器件及制备方法
US20230056747A1 (en) Methods for manufacturing semiconductor structures and semiconductor structures
JP2013232470A (ja) 半導体装置およびその製造方法
WO2000022659A1 (en) Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film
KR20040104533A (ko) 실리콘 함유 도전성 영역에 개선된 금속 실리사이드콘택을 형성하는 방법
CN115679272A (zh) 一种物理气相沉积制备金属薄膜的方法
Ohmi et al. Ultra-low Contact Resistivity of PtHf Silicide Utilizing Dopant Segregation Process
JP3023189B2 (ja) 半導体装置の製造方法
Ohmi et al. Evaluation of contact resistivity of PtHfSi to p-Si (100) with dopant segregation process
CN115148588A (zh) 半导体结构的制造方法、半导体结构、晶体管与存储器
CN117012649A (zh) 一种基于p型磊晶降低导通电阻的沟槽mosfet及制备方法
CN117497591A (zh) 一种集成双续流通道的SiC MOSFET及制备方法
CN117727688A (zh) 半导体结构的制造方法和半导体结构
KR20220056164A (ko) 반도체 소자의 콘택 및 반도체 소자의 콘택 형성 방법
CN114497177A (zh) 一种迁移率可控的场效应晶体管及其制备方法
CN117238914A (zh) 一种集成SBD的SiC器件及制备方法
CN117199136A (zh) 一种集成异质结二极管的SiC MOSFET及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant