CN117199136A - 一种集成异质结二极管的SiC MOSFET及制备方法 - Google Patents

Abstract

本发明提供一种集成异质结二极管的SiC MOSFET及制备方法，该SiC MOSFET包括：P+型多晶硅；所述P+型多晶硅位于源极沟槽中并与源极连接。本发明设置了与源极相连P+型多晶硅，P+型多晶硅与N型半导体形成了异质结二极管，当SiC MOSFET正常工作时呈现高阻状态不导通，当SiC MOSFET处于反向状态时，异质结二极管比体二极管在反向状态时具有更小的开启电压，更快导通，能够大大降低开关损耗。

Description

一种集成异质结二极管的SiC MOSFET及制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种集成异质结二极管的SiC MOSFET及制备方法。

背景技术

第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。

半导体的异质结是一种特殊的PN结，由两层以上不同的半导体材料薄膜依次沉积在同一基座上形成，这些材料具有不同的能带隙，它们可以是砷化镓之类的化合物，也可以是硅-锗之类的半导体合金。异质结由两种不同的半导体相接触所形成的界面区域。按照两种材料的导电类型不同，异质结可分为同型异质结(P-p结或N-n结)和异型异质(P-n或p-N)结，多层异质结称为异质结构。通常形成异质结的条件是：两种半导体有相似的晶体结构、相近的原子间距和热膨胀系数。利用界面合金、外延生长、真空淀积等技术，都可以制造异质结。异质结常具有两种半导体各自的PN结都不能达到的优良的光电特性，使它适宜于制作超高速开关器件、太阳能电池以及半导体激光器等。

半导体异质结构的二极管特性非常接近理想二极管。另外，通过调节半导体各材料层的厚度和能带隙，可以改变二极管电流与电压的响应参数。半导体异质结构对半导体技术具有重大影响，是高频晶体管和光电子器件的关键成分。

当MOSFET工作中产生反向瞬态大电流时，现有技术中通常需通过体二极管或外部并联续流二极管来进行反向续流，但体二极管阈值电压较高(约3V)，且会引起双极退化，外部续流二极管会额外引入寄生电容和寄生电感，影响MOSFET开关性能。目前需要一种新型反向续流结构的SiC MOSFET来提升电路的开关频率，降低电路中的开关损耗。

发明内容

本发明的目的是提供一种集成异质结二极管的SiC MOSFET及制备方法，该SiCMOSFET设置了与源极相连P+型多晶硅，P+型多晶硅与N型半导体形成了异质结二极管，当SiC MOSFET正常工作时呈现高阻状态不导通，当SiC MOSFET处于反向状态时，异质结二极管比体二极管在反向状态时具有更小的开启电压，更快导通，能够大大降低开关损耗。

一种集成异质结二极管的SiC MOSFET，包括：P+型多晶硅；

所述P+型多晶硅位于源极沟槽中并与源极连接。

优选地，还包括：P+屏蔽层；

所述P+屏蔽层包括第一P+屏蔽层和第二P+屏蔽层；

所述第一P+屏蔽层与N-drift层、所述源极包覆所述P+型多晶硅；

所述第二P+屏蔽层被栅极和N-drift层包覆。

优选地，还包括：CSL层；

所述CSL层位于N-drift层与P-body层之间，并与所述N-drift层和所述P-body层邻接。

优选地，还包括：源极、漏极、衬底、N-drift层、P-body层、N+层；

所述漏极位于所述衬底下方；

所述衬底位于所述N-drift层下方；

所述P-body层位于所述N-drift层上方；

所述N+层位于所述P-body层上方；

所述源极位于所述N+层上方。

优选地，所述P+型多晶硅的掺杂浓度为5×10¹⁸cm^-3。

优选地，所述P+屏蔽层的掺杂浓度为10¹⁸cm^-3。

优选地，所述CSL层的掺杂浓度为2×10¹⁶cm^-3。

一种集成异质结二极管的SiC MOSFET制备方法，包括：

在N-drift层上方依次外延形成P-body层和N+层；

蚀刻所述P-body层和所述N+层的两侧，在所述N+层和所述P-body层上开设多个通孔，在所述N-drift层上层开设多个沟槽，多个所述通孔与所述沟槽连接；

在多个所述沟槽中沉积P+型多晶硅和栅极；

沉积源极和漏极，将源极与P+型多晶硅连接。

优选地，在形成所述P-body层之前，还包括：在N-drift层上方外延形成CSL层。

优选地，还包括：在所述N+层、所述N-drift层和所述P-body层中离子注入形成P+屏蔽层。

本发明通过在源极沟槽中设置P+型多晶硅，P+型多晶硅和下方的N型掺杂半导体构成了异质结二极管，该异质结二极管在SiC MOSFET正常工作时具有高阻特性，没有电流通过，当SiC MOSFET处于反向状态时，异质结二极管处于开通状态，并且异质结二极管的开启电压远远小于体二极管，会比体二极管更早开启，能够大大降低开关损耗，提高开关频率，并且P+型多晶硅还能够降低米勒电容，提升SiC MOSFET的器件性能。本发明还设置了用于保护源极沟槽下方拐角处的P+屏蔽层，P+屏蔽层能够缓解源极沟槽下方拐角处的电场集中，还能够在SiC MOSFET接入较大的反向电压时耗尽P+型多晶硅下方的N型区域，关闭续流通道，保护SiC MOSFET不被击穿，提高了SiC MOSFET的可靠性。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的SiC MOSFET结构示意图；

图2为本发明的SiC MOSFET制备流程方法示意图；

图3为本发明的SiC MOSFET制备流程结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

当MOSFET工作中产生反向瞬态大电流时，现有技术中通常需通过体二极管或外部并联续流二极管来进行反向续流，但体二极管阈值电压较高(约3V)，且会引起双极退化，外部续流二极管会额外引入寄生电容和寄生电感，影响MOSFET开关性能。

本发明通过在源极沟槽中设置P+型多晶硅，P+型多晶硅和下方的N型掺杂半导体构成了异质结二极管，该异质结二极管在SiC MOSFET正常工作时具有高阻特性，没有电流通过，当SiC MOSFET处于反向状态时，异质结二极管处于开通状态，并且异质结二极管的开启电压远远小于体二极管，会比体二极管更早开启，能够大大降低开关损耗，提高开关频率，并且P+型多晶硅还能够降低米勒电容，提升SiC MOSFET的器件性能。本发明还设置了用于保护源极沟槽下方拐角处的P+屏蔽层，P+屏蔽层能够缓解源极沟槽下方拐角处的电场集中，还能够在SiC MOSFET接入较大的反向电压时耗尽P+型多晶硅下方的N型区域，关闭续流通道，保护SiC MOSFET不被击穿，提高了SiC MOSFET的可靠性。

实施例1

一种集成异质结二极管的SiC MOSFET，包括：P+型多晶硅；

P+型多晶硅位于源极沟槽中并与源极连接。

多晶硅是一种硅晶体的形态，由许多小晶体或晶粒组成。在太阳能电池和其他半导体器件制造中，常常使用多晶硅。在这些应用中，多晶硅可以被掺杂成N型或P型，从而形成不同类型的半导体材料。N型多晶硅：在N型多晶硅中，硅晶体被注入了掺杂剂，通常是磷(P)或氮(N)。这些掺杂剂会在硅晶体的晶格中引入额外的自由电子。从而使多晶硅具有电子过剩的特性。这些额外的自由电子使得N型多晶硅成为电子的主要载流子(电荷携带者)。P型多晶硅：在P型多晶硅中，硅晶体被掺杂了其他类型的掺杂剂，如硼，这些掺杂剂会在硅晶体的晶格中引入缺电子的空位，从而形成称为“空穴”的电荷携带者。在P型多晶硅中，空穴是主要的载流子。通过控制多晶硅中的掺杂类型和浓度，可以调整半导体器件的电性能，实现不同的功能，从而满足各种应用需求。

P型多晶硅通常采用硼(B)等元素进行掺杂。掺杂过程中，将多晶硅作为基片，与掺杂源(例如固体源)进行接触，然后在高温条件下进行扩散。在扩散的过程中，硼原子便会逐渐被多晶硅吸收，并替换其中的硅原子，从而形成P型多晶硅。掺杂的浓度可以通过扩散温度和时间来控制。P型多晶硅的电阻率较大，适合于制作高压电器和开关电源等需要较低电阻的设备，因为它可以更好地限制多晶硅中的电流。此外，P型多晶硅具有更高的抗温度系数，可以在更高的温度下运行。

N型多晶硅通常采用磷(P)等元素进行掺杂。掺杂方式与P型多晶硅类似，也是通过扩散的方式进行。将多晶硅作为基片，与掺杂源(例如固体源)接触，然后在高温条件下进行扩散。在扩散的过程中，磷原子会被多晶硅吸收，并替换其中的硅原子，从而形成N型多晶硅。

除了硼和磷外，多晶硅的掺杂还可以采用铝(Al)、钛(Ti)、锑(Sb)等元素。不同的元素掺杂会对多晶硅的电子结构产生不同的影响。例如，Al掺杂可以增加多晶硅中的正空穴浓度，而Ti掺杂可以增加多晶硅中的负空穴浓度。

在本发明实施例中，P+型多晶硅和N型掺杂的碳化硅构成了异质结二极管，异质结二极管比普通的二极管具有更高的电流密度、更低的截止电压、更快的响应速度和更高的饱和电流，并且异质结二极管在高频电路中的性能比普通二极管更强，耐压能力远远优于普通二极管，还具有更大的功率耗散，更小的漏电流，更高的可靠性的优点，所以在SiCMOSFET中集成异质结二极管比现有技术中反并联肖特基二极管具有更好的反向续流能力，有更大的反向电流，并且成本也远远低于采用肖特基金属制成的肖特基二极管。

优选地，还包括：P+屏蔽层；

P+屏蔽层包括第一P+屏蔽层和第二P+屏蔽层；

第一P+屏蔽层与N-drift层、源极包覆P+型多晶硅；

第二P+屏蔽层被栅极和N-drift层包覆。

第一P+屏蔽层的第一个作用是用于控制P+型多晶硅参与构成的续流通道的关断，当源极接的反向电压过大时，第一P+屏蔽层就会耗尽P+型多晶硅下方的CSL层或N-drift层，从而关断第一续流通道，当SiC MOSFET正常工作时，第一P+屏蔽层能够耗尽P+型多晶硅下方N型半导体区域，防止器件漏电，保护SiC MOSFET不被大电流击穿，提高了SiC MOSFET的可靠性。

第一P+屏蔽层的第二个作用是用于保护源极沟槽下方拐角处不被集中的电场击穿，第一P+屏蔽层位于源极沟槽下方的拐角处，由于工艺制造的缺陷，源极沟槽下方的拐角处易发生裂隙或者不平整的沟壑，导致电场容易在源极沟槽下方的拐角处发生堆积现象，导致沟槽下方拐角处的电场强度远大于其它地方的场强，所以源极沟槽下方拐角处最容易发生电场击穿的现象，所以本发明在源极沟槽下方的拐角处设置了第一P+屏蔽层，用于屏蔽源极沟槽下方拐角处的场强，改善了源极沟槽下方拐角处易被击穿的问题，提高了SiCMOSFET的稳定性和可靠性。

第二P+屏蔽层的作用是用于保护栅极沟槽下方拐角处不被集中的电场击穿，第二P+屏蔽层位于栅极沟槽下方的拐角处，由于工艺制造的缺陷，栅极沟槽下方的拐角处易发生裂隙或者不平整的沟壑，导致电场容易在栅极沟槽下方的拐角处发生堆积现象，导致栅极沟槽下方拐角处的电场强度远大于其它地方的场强，所以栅极沟槽下方拐角处最容易发生电场击穿的现象，所以本发明在栅极沟槽下方的拐角处设置了第二P+屏蔽层，用于屏蔽栅极沟槽下方拐角处的场强，改善了栅极沟槽下方拐角处易被击穿的问题，提高了SiCMOSFET的稳定性和可靠性。

优选地，还包括：CSL层；

CSL层位于N-drift层与P-body层之间，并与N-drift层和P-body层邻接。

CSL层(电流扩展层)用于提高SiC MOSFET的电学性能和可靠性，CSL层(电流扩展层)能够降低SiC MOSFET的电阻来提高SiC MOSFET的工作效率和可靠性，同时，CSL层(电流扩展层)还可以降低SiC MOSFET的漏电流，提高SiC MOSFET的可靠性。

CSL层(电流扩展层)作为SiC MOSFET一种材料层，通常用于控制半导体器件中的载流子注入和提高器件的性能。在半导体器件中，载流子注入是指将电子或空穴注入到半导体材料中以产生电流的过程。然而，这种注入过程可能会导致某些不良效应，如热效应、载流子捕获和材料损伤等。这些效应会降低器件的性能和寿命。为了解决这些问题，本发明引入了CSL层(电流扩展层)，可以有效地限制载流子注入和扩散，同时保持低电阻和高透明度。并且由于CSL层的掺杂浓度大于N-drift层的掺杂浓度，N型半导体的掺杂浓度越高，功函数越小，能够提高异质结二极管的传输效率。通过调控碳化硅的掺杂浓度，来调整异质结二极管的电气性能。CSL层(电流扩展层)的制作，即在P-body层注入之前进行一定深度的大于外延层浓度的N型掺杂，实现增大电流路径、减小导通电阻的效果。

优选地，还包括：源极、漏极、衬底、N-drift层、P-body层、N+层；

漏极位于衬底下方；

漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。

衬底位于N-drift层下方；

N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型(N型或P型)和大小。N-drift层的结构和特性直接影响MOS管的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。

P-body层位于N-drift层上方；

N+层位于P-body层上方；

源极位于N+层上方。

源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。

栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。

优选地，P+型多晶硅的掺杂浓度为5×10¹⁸cm^-3。

多晶硅是一种由多个单晶硅颗粒组成的材料，其中单晶硅颗粒之间存在很多的晶界，从而形成不规则的结构。多晶硅电阻率指的是多晶硅材料对电流的阻力大小，多晶硅电阻率的数值范围在不同的温度和掺杂条件下有所不同。一般情况下，多晶硅电阻率的数值范围为1-100Ω·cm。掺杂浓度越高，多晶硅电阻率越低，温度越高，多晶硅电阻率越高。如果第一P+型多晶硅的掺杂浓度过高会导致生产成本提升，掺杂浓度过低会导致电阻率太大，降低了反向续流能力，作为一个优选地实施例，本发明将P+型多晶硅的掺杂浓度设置为5×10¹⁸cm^-3。

优选地，P+屏蔽层的掺杂浓度为10¹⁸cm^-3。

如果P+屏蔽层的掺杂浓度太大，则会导致P+型多晶硅下方的导电通道极易被关闭，使得反向续流通路被关闭，从而降低了SiC MOSFET的反向能力，如果P+屏蔽层的浓度太低，则会无法耗尽P+型多晶硅下方的N型半导体，就会导致SiC MOSFET正常工作时大面积漏电，降低了SiC MOSFET的可靠性，作为一个优选地实施例，本发明将P+屏蔽层的掺杂浓度设置为10¹⁸cm^-3。

优选地，CSL层的掺杂浓度为2×10¹⁶cm^-3。

CSL层的浓度要比N-drift层大，才能够更好地与P+型多晶硅形成异质结二极管，提高异质结二极管的性能，如果CSL层的掺杂浓度太大，则会导致P+屏蔽层无法将其耗尽，造成SiC MOSFET大面积漏电，降低了SiC MOSFET的可靠性，作为一个优选地实施例，本发明将CSL层的掺杂浓度设置为2×10¹⁶cm^-3。

实施例2

一种集成异质结二极管的SiC MOSFET制备方法，包括：

S100，在N-drift层上方依次外延形成P-body层和N+层；

外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。

气相外延的生长方法包括化学气相外延生长(CVE)、分子束外延(MBD)、原子层外延(ALE)等。在本发明实施例中，采用的是化学气相外延(CVE)来形成N-漂移层。化学气相外延与化学气相沉积(CVD)原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。

S200，蚀刻P-body层和N+层的两侧，在N+层和P-body层上开设多个通孔，在N-drift层上层开设多个沟槽，多个通孔与沟槽连接；

本发明通过一次性蚀刻的方法形成与沟槽连接的通孔，即从最上层的N+层开始蚀刻，直至蚀刻到CSL层上层停止。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层(如热氧化后的背面清洁)。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

S300，在多个沟槽中沉积P+型多晶硅和栅极；

沉积栅极和P+型多晶硅都采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅(Poly1)上形成栅电极和局部连线，第二层多晶硅(Poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(Poly3)上形成单元连线，第四层多晶硅(Poly4)和第五层多晶硅(Poly5)则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(LPCVD)，通过在反应室内(即炉管中)将三氢化砷(AH₃)、三氢化磷(PH₃)或二硼烷(B₂H₆)的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在之间，主要由沉积时的温度决定。

S400，沉积源极和漏极，将源极与P+型多晶硅连接。

化学气相沉积(CVD)和物理气相沉积(PVD)都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850～1100℃的反应室通入TiCl₄，H₂，CH₄等气体，经化学反应，在基体表面形成覆层。

优选地，在形成P-body层之前，还包括：在N-drift层上方外延形成CSL层。

CSL层为N型掺杂的半导体层，可以采用固相外延或者气相外延的方法在N-drift层上方外延形成。

优选地，还包括：在N+层、N-drift层和P-body层中离子注入形成P+屏蔽层。

本发明采用离子注入的方式在N+层、N-drift层和P-body层中离子注入形成P+屏蔽层。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成(如果离子与靶的组成不同)。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。

用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。

本发明通过在源极沟槽中设置P+型多晶硅，P+型多晶硅和下方的N型掺杂半导体构成了异质结二极管，该异质结二极管在SiC MOSFET正常工作时具有高阻特性，没有电流通过，当SiC MOSFET处于反向状态时，异质结二极管处于开通状态，并且异质结二极管的开启电压远远小于体二极管，会比体二极管更早开启，能够大大降低开关损耗，提高开关频率，并且P+型多晶硅还能够降低米勒电容，提升SiC MOSFET的器件性能。本发明还设置了用于保护源极沟槽下方拐角处的P+屏蔽层，P+屏蔽层能够缓解源极沟槽下方拐角处的电场集中，还能够在SiC MOSFET接入较大的反向电压时耗尽P+型多晶硅下方的N型区域，关闭续流通道，保护SiC MOSFET不被击穿，提高了SiC MOSFET的可靠性。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种集成异质结二极管的SiC MOSFET，其特征在于，包括：P+型多晶硅；

所述P+型多晶硅位于源极沟槽中并与源极连接。

2.根据权利要求1所述的一种集成异质结二极管的SiC MOSFET，其特征在于，还包括：P+屏蔽层；

所述P+屏蔽层包括第一P+屏蔽层和第二P+屏蔽层；

所述第一P+屏蔽层与N-drift层、所述源极包覆所述P+型多晶硅；

所述第二P+屏蔽层被栅极和N-drift层包覆。

3.根据权利要求1所述的一种集成异质结二极管的SiC MOSFET，其特征在于，还包括：CSL层；

所述CSL层位于N-drift层与P-body层之间，并与所述N-drift层和所述P-body层邻接。

4.根据权利要求1所述的一种集成异质结二极管的SiC MOSFET，其特征在于，还包括：源极、漏极、衬底、N-drift层、P-body层、N+层；

所述漏极位于所述衬底下方；

所述衬底位于所述N-drift层下方；

所述P-body层位于所述N-drift层上方；

所述N+层位于所述P-body层上方；

所述源极位于所述N+层上方。

5.根据权利要求1所述的一种集成异质结二极管的SiC MOSFET，其特征在于，所述P+型多晶硅的掺杂浓度为5×10¹⁸cm^-3。

6.根据权利要求2所述的一种集成异质结二极管的SiC MOSFET，其特征在于，所述P+屏蔽层的掺杂浓度为10¹⁸cm^-3。

7.根据权利要求3所述的一种集成异质结二极管的SiC MOSFET，其特征在于，所述CSL层的掺杂浓度为2×10¹⁶cm^-3。

8.一种集成异质结二极管的SiC MOSFET制备方法，其特征在于，包括：

在N-drift层上方依次外延形成P-body层和N+层；

蚀刻所述P-body层和所述N+层的两侧，在所述N+层和所述P-body层上开设多个通孔，在所述N-drift层上层开设多个沟槽，多个所述通孔与所述沟槽连接；

在多个所述沟槽中沉积P+型多晶硅和栅极；

沉积源极和漏极，将源极与P+型多晶硅连接。

9.根据权利要求8所述的一种集成异质结二极管的SiC MOSFET制备方法，其特征在于，在形成所述P-body层之前，还包括：在N-drift层上方外延形成CSL层。

10.根据权利要求8所述的一种集成异质结二极管的SiC MOSFET制备方法，其特征在于，还包括：在所述N+层、所述N-drift层和所述P-body层中离子注入形成P+屏蔽层。