CN117457748B - 一种栅极下方具有P型空间层的SiC超结MOS及制备方法 - Google Patents

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Abstract

本发明提供一种栅极下方具有P型空间层的SiC超结MOS及制备方法，该SiC超结MOS包括：P型空间层、P柱和N柱；所述P型空间层位于N+区、栅极与P柱、N柱之间并与所述N+区、所述栅极、所述P柱、P+区和所述N柱邻接；所述N柱位于所述P型空间层和衬底之间并与所述衬底邻接；所述P柱位于所述衬底与所述P+区、P型空间层之间并与所述衬底、所述P+区邻接。本发明在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，导电通路短路了栅极氧化层的界面沟道，降低了SiC超结MOS的导通电阻。

Description

一种栅极下方具有P型空间层的SiC超结MOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种栅极下方具有P型空间层的SiC超结MOS及制备方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如GaN)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。
碳化硅（SiC）材料是制作场效应晶体管的常用材料，在半导体器件制备过程中，二氧化硅（SiO2）常作为栅极氧化层，现有技术中通常需要将SiC材料热氧化生成二氧化硅（SiO2）作为栅下介质层，由于SiC单位面积的原子表面密度高于Si，界面处悬挂Si键、C键以及碳簇密度更高，在形成栅极氧化层时会引入更多的缺陷，充当电子陷阱，导致了由于SiC/SiO2的界面陷阱密度大，引发了SiC场效应晶体管的电子迁移率降低的问题，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，而SiC体内迁移率为400 cm2/Vs从而降低器件的性能。目前，常用的降低SiC/SiO2界面陷阱密度的方法是热氧化后进行氮化退火处理，但效果有限，可控性低，并且这种方法会增加器件工艺的工序，因此具有较高的生产成本。
发明内容
本发明的目的是提供一种栅极下方具有P型空间层的SiC超结MOS及制备方法，该SiC超结MOS在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从发射极到N+区，从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，栅极氧化层与碳化硅界面迁移率低，电阻大，导电通路短路了栅极氧化层的界面沟道，从而降低了SiC超结MOS的导通电阻。
一种栅极下方具有P型空间层的SiC超结MOS，包括：P型空间层、P柱和N柱；
所述P型空间层位于N+区、栅极与P柱、N柱之间并与所述N+区、所述栅极、所述P柱、P+区和所述N柱邻接；
所述N柱位于所述P型空间层和衬底之间并与所述衬底邻接；
所述P柱位于所述衬底与所述P+区、P型空间层之间并与所述衬底、所述P+区邻接。
优选地，所述P型空间层的厚度为80-100nm。
优选地，所述P型空间层的掺杂浓度为5×1015至1016cm-3。
优选地，所述N柱的掺杂浓度为1016至5×1016cm-3。
优选地，所述P柱的掺杂浓度为1016至5×1016cm-3。
优选地，所述P型空间层的宽度大于等于栅极与N+区宽度的和。
优选地，还包括：源极、漏极、栅极和衬底；
所述漏极位于所述衬底下方；
所述衬底位于所述P柱和所述N柱下方；
源极位于所述N+区和所述P+区上方；
所述栅极位于所述源极下方。
一种栅极下方具有P型空间层的SiC超结MOS制备方法，包括：
在衬底上方外延N柱和P柱；
在所述N柱上层离子注入形成P型空间层、N+区和P+区；
蚀刻所述N+区形成沟槽；
在所述沟槽中沉积栅极；
沉积源极和漏极。
优选地，所述在所述N柱上层离子注入形成P型空间层、N+区和P+区包括：
在所述N柱上层离子注入形成P型空间层；
在所述P型空间层两侧离子注入形成P+区；
在所述P型空间层上层离子注入形成N+区。
优选地，所述在P型空间层上层离子注入形成N+区包括：
在所述P型空间层厚度为80-100nm的上层进行离子注入形成N+区。
本发明在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从发射极到N+区，从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，栅极氧化层与碳化硅界面迁移率低，电阻大，导电通路短路了栅极氧化层的界面沟道，从而降低了SiCLMOS的导通电阻，克服了碳化硅与二氧化硅界面迁移率低的缺陷，显著提高了SiC超结MOS的电气性能。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SiC超结MOS结构示意图；
图2为本发明的SiC超结MOS制备流程方法示意图；
图3为本发明的SiC超结MOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
碳化硅（SiC）材料是制作场效应晶体管的常用材料，在半导体器件制备过程中，二氧化硅（SiO2）常作为栅极氧化层，现有技术中通常需要将SiC材料热氧化生成二氧化硅（SiO2）作为栅下介质层，由于SiC单位面积的原子表面密度高于Si，界面处悬挂Si键、C键以及碳簇密度更高，在形成栅极氧化层时会引入更多的缺陷，充当电子陷阱，导致了由于SiC/SiO2的界面陷阱密度大，引发了SiC场效应晶体管的电子迁移率降低的问题，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，而SiC体内迁移率为400 cm2/Vs从而降低器件的性能。目前，常用的降低SiC/SiO2界面陷阱密度的方法是热氧化后进行氮化退火处理，但效果有限，可控性低，并且这种方法会增加器件工艺的工序，因此具有较高的生产成本。
本发明在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从发射极到N+区，从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，栅极氧化层与碳化硅界面迁移率低，电阻大，导电通路短路了栅极氧化层的界面沟道，从而降低了SiCLMOS的导通电阻，克服了碳化硅与二氧化硅界面迁移率低的缺陷，显著提高了SiC超结MOS的电气性能。
实施例1
一种栅极下方具有P型空间层的SiC超结MOS，参考图1，包括：P型空间层、P柱和N柱；
PN结的衬底分为P型和N型，+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼（B）、铝（Al）、镓（Ga）、铟（In）、铊（Tl）。N型掺杂VA族元素，例如氮（N）、磷（P）、砷（As）、锑（Sb）、铋（Bi）和镆（Mc）。
P型空间层位于N+区、栅极与P柱、N柱之间并与N+区、栅极、P柱、P+区和N柱邻接；
P型空间层为P型掺杂的半导体，将P型空间层设置于N+区和漂移层之间，栅极可以开启位于P型空间层的导电通路，当栅极接正电压时，栅极能够吸引位于P型空间层中的负电荷，从而在栅极下方形成反型层，电流就能从发射极流向N+区后，从N+区流至P型空间层，从P型空间层流向漂移层，最终从漂移层流到集电极，电子移动方向如图1中的箭头所示。
由于P型空间层的厚度很小，所以P型空间层在较低的栅极电压下就能够形成从N+区到漂移层的导电通路，从而克服了碳化硅与二氧化硅界面迁移率低的问题，大大降低了沟道电阻，显著提升了SiC超结MOS的电气性能。
N柱位于P型空间层和衬底之间并与衬底邻接；
P柱位于衬底与P+区、P型空间层之间并与衬底、P+区邻接。
MOSFET根据制造工艺可分为平面栅极MOSFET和超结MOSFET，平面结构晶体管的缺点是如果提高额定电压，漂移层会变厚，因此导通电阻会增加。MOSFET的额定电压取决于垂直方向的漂移区的宽度和掺杂参数。为了提高额定电压等级，通常增加漂移区的宽度同时降低掺杂的浓度，但会造成MOSFET的导通电阻大幅增加。为了解决额定电压提高而导通电阻增加的问题，超结结构MOSFET在漏极端和源极端排列多个垂直PN结的结构，其结果是在保持高电压的同时实现了低导通电阻。超级结的存在大大突破了硅的理论极限，而且额定电压越高，导通电阻的下降越明显。
优选地，P型空间层的厚度为80-100nm。
P型空间层的厚度会影响导电通道的开启电压，因为导电通道的开启需要将P型空间层在竖直方向上完全变为反型层，所以P型空间层的厚度越大，则将P型空间层在竖直方向上完全感应为反型层就越困难，所需要的栅极电压就越高，因此P型空间层的厚度不宜太厚，否则会导致栅极难以感应形成反型层，导电通道所需要的开启电压过高，并且导通电阻也会随之增大的缺陷，P型空间层的厚度也不宜过薄，P型空间层的厚度过小会使得电子较容易穿过P型空间层，因此过薄的P型空间层会使得SiC LMOS漏电，耐压性能降低的问题，作为一个优选地实施例，本发明将P型空间层的厚度设置为100nm，目的是在降低沟道电阻的同时保证SiC超结MOS有较好的耐压能力和稳定性。
优选地，P型空间层的掺杂浓度为5×1015至1016cm-3。
P型空间层的掺杂浓度影响了导电通道的开启电压，因为P型半导体中多数载流子为空穴，而栅极开启导电通道的原理是吸引P型空间层中的电子形成导电通道，P型半导体的掺杂浓度越高，空穴的浓度就越高，电子的浓度就越小，栅极吸引电子形成导电通道就更困难，就需要更高的栅极电压才能够在P型空间层形成反型层，所以P型空间层的掺杂浓度越高，导电通道的开启电压就越高，P型空间层的掺杂浓度越低，导电通道的开启电压越低，如果P型空间层的掺杂浓度过小，会导致SiC超结MOS漏电，耐压性能降低的问题，作为一个优选地实施例，本发明将P型空间层的掺杂浓度设置为1016cm-3，目的是在降低沟道电阻的同时保证SiC超结MOS有较好的耐压能力和稳定性。
优选地，N柱的掺杂浓度为1016至5×1016cm-3。
优选地，P柱的掺杂浓度为1016至5×1016cm-3。
高压的功率MOSFET的外延层决定了SiC MOS的导通电阻，为了保证在高压环境下工作的的功率MOSFET具有足够的击穿电压同时降低导通电阻，现有技术中的解决办法是在器件关断时，将外延层的掺杂浓度降低来提高SiC MOS的耐压性能，当功率器件导通时，形成一个高掺杂N+区，作为功率MOSFET导通时的电流通路，将反向阻断电压与导通电阻功能分开，垂直导电的N柱的两侧设置有P柱，当MOS关断时，P柱和垂直导电的N柱形成PN结反向偏置，PN结耗尽层增大，并建立横向水平电场，上述的耗尽层具有非常高的纵向的阻断电压，当MOS导通时，源极区的电子通过导电沟道进入垂直的N柱，中和N柱中的的正电荷空穴，垂直的N柱掺杂浓度比常规MOS的漂移层的掺杂浓度高，具有较低的电阻率，因此导通电阻低。
在SiC超结MOS中，耐压层由交替的高掺杂N柱和P柱构成，且N柱和P柱中的掺杂总量相等，所以N柱和P柱的掺杂浓度要相等，并且N柱的掺杂浓度会大于常规MOS。在导通状态下，电子从源区经N柱流到漏区，P柱中不存在导电通道，而在阻断状态下，SiC超结MOS的漂移区通过P柱的辅助耗尽作用在较低漏电压下就完全耗尽，由于完全耗尽，P柱与N柱的等量异种电荷相互抵消而实现电荷平衡，作为一个优选地实施例，本发明将N柱的掺杂浓度设置为1016cm-3，P柱的掺杂浓度设置为1016cm-3。
优选地，P型空间层的宽度大于等于栅极与N+区宽度的和。
P型空间层的宽度最小为栅极的宽度与N+区的宽度的和，如果P型空间层的宽度小于栅极的宽度与N+区的宽度的和，会造成超结SiC MOS部分漏电，P型空间层未完全延伸至N+区底部的话，与源极形成欧姆接触的N+区就会部分漏电，会有一部分电流直接流向N柱然后流至漏极，具有器件漏电，电路损坏的隐患。
优选地，还包括：源极、漏极、栅极和衬底；
漏极位于衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底位于P柱和N柱下方；
衬底是MOSFET中用于支撑晶体生成的材料，衬底在发挥着机械支撑的作用。在本发明中，衬底由碳化硅材料制成，其机械强度和稳定性可以有效地支撑晶体生长过程中的各种应力和扭曲。这对于保证晶体生长的均匀性和完整性至关重要。此外，衬底还能防止晶体生长过程中的杂质和缺陷，从而提高MOSFET的质量。其次，衬底在MOSFET的电性能上起着重要作用。在制备MOSFET时，衬底的电性能决定了器件的性能和稳定性。例如，衬底的电导率直接影响电流传输的效率和速度。此外，衬底的电子亲和能和禁带宽度对于调节MOSFET的阈值电压和电子迁移率也至关重要。另外，衬底还对MOSFET的绝缘层起着重要的隔离作用。在MOSFET制备过程中，衬底的绝缘层通常由二氧化硅构成。绝缘层的质量和特性直接影响着MOSFET的绝缘性能，如电气绝缘和电容特性。良好的绝缘层能够有效隔离MOSFET结构中的不同电极，并减少漏电流和电容耦合效应。
源极位于N+区和P+区上方；
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
栅极位于源极下方。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
实施例2
一种栅极下方具有P型空间层的SiC超结MOS制备方法，参考图2，图3，包括：
S100，在衬底上方外延N柱和P柱；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。
S200，在N柱上层离子注入形成P型空间层、N+区和P+区；
本发明采用离子注入的方式在N柱上层离子注入形成P型空间层、N+区和P+区。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S300，蚀刻N+区形成沟槽；
蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S400，在沟槽中沉积栅极；
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
S500，沉积源极和漏极。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。
优选地，S200，在N柱上层离子注入形成P型空间层、N+区和P+区包括：
S210，在N柱上层离子注入形成P型空间层；
S220，在P型空间层两侧离子注入形成P+区；
S230，在P型空间层上层离子注入形成N+区。
在衬底上方外延N柱和P柱步骤中，先沉积P柱，在P柱沉积完成之后，再沉积N柱，当沉积的N柱与沉积好的P柱的高度相等时，继续沉积N柱，最终形成P柱被N柱和衬底包覆的结构，具体结构参考图3中的步骤S100，N柱超出P柱的部分作为P型空间层、N+区以及P+区的基片，然后在N柱上层，根据预先设定好的P型空间层、N+区以及P+区的位置以及掺杂浓度进行离子注入的操作，首先在N柱上层沉积一层厚度为80-100nm的P型空间层，然后在P型空间层的两侧继续进行五价离子注入，形成具有更高掺杂浓度的P型半导体的P+区，然后在P型空间层上方进行三价离子注入，将低掺杂浓度的N柱变为高掺杂浓度的N+区，完成半导体结构的制备。
优选地，S230，在P型空间层上层离子注入形成N+区包括：
在P型空间层厚度为80-100nm的上层进行离子注入形成N+区。
在P型空间层上方离子注入形成N+区需要注意的时，要保证P型空间层的厚度不小80nm，为了更容易控制P型空间层的厚度，本发明先将N柱全部注入为P型空间层，然后在P型空间层厚度为80-100nm的上层进行离子注入形成N+区，即保留底部厚度为80-100nm的P型空间层，上层部分离子注入形成N+区。
本发明在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从发射极到N+区，从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，栅极氧化层与碳化硅界面迁移率低，电阻大，导电通路短路了栅极氧化层的界面沟道，从而降低了SiCLMOS的导通电阻，克服了碳化硅与二氧化硅界面迁移率低的缺陷，显著提高了SiC超结MOS的电气性能。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种栅极下方具有P型空间层的SiC超结MOS，其特征在于，包括：P型空间层、P柱、N+区、P+区和N柱；
所述P型空间层位于N+区、栅极与P柱、N柱之间并与所述N+区、所述栅极、所述P柱、P+区和所述N柱邻接；
所述P型空间层与栅极的底面邻接并与所述N柱的顶面邻接；
所述N柱位于所述P型空间层和衬底之间并与所述衬底邻接；
所述P柱位于所述衬底与所述P+区、P型空间层之间并与所述衬底、所述P+区邻接；
所述P+区位于源极下方，并与所述N+区邻接；
所述N+区位于源极下方并位于栅极的两侧；
所述N+区的厚度等于栅极沟槽的厚度；
所述P+区的厚度大于栅极沟槽的厚度；
所述P型空间层的厚度为80-100nm；
所述P型空间层的掺杂浓度为5×1015至1016cm-3。
2.根据权利要求1所述的一种栅极下方具有P型空间层的SiC超结MOS，其特征在于，所述N柱的掺杂浓度为1016至5×1016cm-3。
3.根据权利要求1所述的一种栅极下方具有P型空间层的SiC超结MOS，其特征在于，所述P柱的掺杂浓度为1016至5×1016cm-3。
4.根据权利要求1所述的一种栅极下方具有P型空间层的SiC超结MOS，其特征在于，所述P型空间层的宽度大于等于栅极与N+区宽度的和。
5.一种栅极下方具有P型空间层的SiC超结MOS制备方法，该方法应用于制备如权利要求1-4任一项所述的一种栅极下方具有P型空间层的SiC超结MOS，其特征在于，包括：
在衬底上方外延N柱和P柱；
在所述N柱上层离子注入形成P型空间层、N+区和P+区；
蚀刻所述N+区形成沟槽；
在所述沟槽中沉积栅极；
沉积源极和漏极。
6.根据权利要求5所述的一种栅极下方具有P型空间层的SiC超结MOS制备方法，其特征在于，所述在所述N柱上层离子注入形成P型空间层、N+区和P+区包括：
在所述N柱上层离子注入形成P型空间层；
在所述P型空间层两侧离子注入形成P+区；
在所述P型空间层上层离子注入形成N+区。
7.根据权利要求6所述的一种栅极下方具有P型空间层的SiC超结MOS制备方法，其特征在于，所述在P型空间层上层离子注入形成N+区包括：
在所述P型空间层厚度为80-100nm的上层进行离子注入形成N+区。
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DE102013200046A1 (de) * 2012-02-16 2013-08-22 Sumitomo Electric Industries, Ltd. Verfahren zum Herstellen eines Siliciumcarbid-Halbleiterbauelements und Siliciumcarbid-Halbleiterbauelement
CN107731923A (zh) * 2017-09-02 2018-02-23 西安交通大学 一种低导通电阻、小栅电荷的碳化硅超结mosfet器件与制备方法
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