CN117423731A - 一种具有异质结的SJ SiC VDMOS及制备方法 - Google Patents

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Abstract

本发明提供一种具有异质结的SJ SiC VDMOS及制备方法，该SJ SiC VDMOS包括：硅层和P柱；所述硅层包括：第一体区，N+区、P+区和第一N柱；所述硅层位于碳化硅层与源极、栅极氧化层之间，并与源极和栅极氧化层邻接；所述P柱位于衬底和第二体区之间，并与所述衬底、第二体区和第二N柱邻接。本发明在碳化硅材料制成的漂移层上方沉积硅材料，让沟道制备在硅材料中，由于硅的沟道迁移率比碳化硅高，所以沟道在硅材料中具有较高的沟道迁移率，并且SJ SiC VDMOS器件还同时拥有碳化硅材料带来的高击穿电压。

Description

一种具有异质结的SJ SiC VDMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有异质结的SJ SiC VDMOS及制备方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。
沟道迁移率是SiC MOSFET的重要参数之一，沟道迁移率是指沟道中电子或空穴在电场作用下的迁移速度。在MOSFET中，沟道迁移率决定了电流的传输效率和速度。沟道迁移率越高，电子或空穴在沟道中的迁移速度越快，器件的导电性能也越好。影响沟道迁移率的因素有：硅碳化物材料的特性，硅碳化物材料具有较高的电子迁移率和饱和漂移速度，这使得SiC MOSFET具有更高的沟道迁移率。相比之下，传统的硅基材料的迁移率较低，限制了器件的性能。沟道结构和尺寸，沟道结构和尺寸对沟道迁移率也有重要影响。较短的沟道长度和较小的沟道宽度可以减小电流在沟道中的散射，从而提高沟道迁移率。表面态和界面态，表面态和界面态是指沟道表面和沟道与绝缘层之间的电荷态。这些电荷态会影响电子或空穴在沟道中的迁移速度，从而影响沟道迁移率。通过优化材料和工艺，可以减少表面态和界面态的影响，提高沟道迁移率。
目前优化沟道迁移率的方法有以下几种：优化材料，选择具有较高沟道迁移率的硅碳化物材料，如4H-SiC或6H-SiC,可以提高器件的性能。优化结构和尺寸，通过减小沟道长度和沟道宽度，可以减少电流在沟道中的散射，提高沟道迁移率。优化工艺，通过优化工艺，减少表面态和界面态的影响，可以提高沟道迁移率。降低温度，在高温环境下使用SiCMOSFET时，可以采取散热措施或降低工作温度，以减小温度对沟道迁移率的影响。但是以上几种方法对沟道迁移率的改善仍旧达不到目前工业生产需求。
发明内容
本发明的目的是提供一种具有异质结的SJ SiC VDMOS及制备方法，该SJ SiCVDMOS在碳化硅材料制成的漂移层上方沉积硅材料，让沟道制备在硅材料中，由于硅的沟道迁移率比碳化硅高，所以沟道在硅材料中具有较高的沟道迁移率，并且SJ SiC VDMOS器件还同时拥有碳化硅材料带来的高击穿电压。
一种具有异质结的SJ SiC VDMOS，包括：硅层和P柱；
所述硅层包括：第一体区，N+区、P+区和第一N柱；
所述硅层位于碳化硅层与源极、栅极氧化层之间，并与源极和栅极氧化层邻接；
所述P柱位于衬底和第二体区之间，并与所述衬底、第二体区和第二N柱邻接。
优选地，还包括：碳化硅层；
所述碳化硅层包括：第二体区、第二N柱和衬底；
所述第二体区位于第一体区和第二N柱之间并与第一体区和第二N柱邻接；
所述碳化硅层位于漏极与所述硅层之间，并与所述硅层和所述漏极邻接。
优选地，还包括：电子隧穿层；
所述电子隧穿层位于所述硅层下方并与所述硅层邻接。
优选地，所述电子隧穿层的掺杂浓度为1019cm-3。
优选地，所述第一N柱的厚度与所述硅层的厚度相等；
所述第一N柱的厚度为0.1um。
优选地，所述碳化硅层的厚度为12um。
优选地，所述电子隧穿层的厚度为0.07um。
优选地，还包括：源极、漏极、栅极、衬底、N+区和P+区；
所述漏极位于所述衬底下方；
所述衬底位于所述P柱和第二N柱下方；
所述源极位于所述硅层上方；
所述P+区位于所述源极下方；
所述N+区位于所述栅极和源极下方；
所述栅极位于所述源极和所述硅层之间。
一种具有异质结的SJ SiC VDMOS制备方法，包括：
在衬底上方外延碳化硅层并离子注入形成P柱、第二体区和第二N柱；
在所述碳化硅层上方外延硅层；
在所述硅层中离子注入形成第一体区、P+区和N+区；
沉积源极、漏极和栅极。
优选地，所述在衬底上方外延碳化硅层并离子注入形成P柱、第二体区和第二N柱，还包括：在碳化硅层上层离子注入形成电子隧穿层。
本发明利用硅材料具有比碳化硅材料更高的沟道迁移率的特性，将平面SiCVDMOS的部分碳化硅层替换为硅层，使得沟道落入硅材料中，从而提高平面SiC VDMOS的沟道迁移率，由于Si/SiC异质结存在较高的势垒，电子不易穿越势垒，所以本发明又在硅层与碳化硅层之间增加了电子隧穿层，使得电子能够较容易的通过Si/SiC界面，从而降低异质结电阻，增大导通电流，显著提高了SJ SiC VDMOS的电气性能。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SJ SiC VDMOS结构示意图；
图2为本发明的SJ SiC VDMOS制备流程方法示意图；
图3为本发明的SJ SiC VDMOS制备流程结构示意图。
附图标记说明：
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
目前优化碳化硅基沟道迁移率的方法有以下几种：优化材料，选择具有较高沟道迁移率的硅碳化物材料，如4H-SiC或6H-SiC,可以提高器件的性能。优化结构和尺寸，通过减小沟道长度和沟道宽度，可以减少电流在沟道中的散射，提高沟道迁移率。优化工艺，通过优化工艺，减少表面态和界面态的影响，可以提高沟道迁移率。降低温度，在高温环境下使用SiC MOSFET时，可以采取散热措施或降低工作温度，以减小温度对沟道迁移率的影响。但是以上几种方法成本较高，并且对沟道迁移率的改善仍旧达不到目前工业生产需求。
本发明利用硅材料具有比碳化硅材料更高的沟道迁移率的特性，将SiC VDMOS的部分碳化硅层替换为硅层，使得沟道落入硅材料中，从而提高SiC VDMOS的沟道迁移率，由于Si/SiC异质结存在较高的势垒，电子不易穿越势垒，所以本发明又在硅层与碳化硅层之间增加了电子隧穿层，使得电子能够较容易的通过Si/SiC界面，从而降低异质结电阻，增大导通电流，显著提高了SiC VDMOS的电气性能。
实施例1
一种具有异质结的SJ SiC VDMOS，包括：硅层和P柱1；
硅层包括：第一体区13，N+区6、P+区3和第一N柱9；
MOSFET的制作材料通常有硅或者碳化硅，硅材料具有较高的热稳定性和电学性能，使得硅MOSFET器件在工作过程中具有较高的可靠性和长期稳定性，硅MOSFET适用于模拟电路，数字电路和混合信号等各种应用领域，第三代半导体材料碳化硅具有较大的带隙，能够承受较高的温度和较高的电压，适用于高温、高频、高压、高功率电路，但是碳化硅MOSFET的沟道迁移率比硅MOSFET的沟道迁移率低一个数量级，为了提高碳化硅MOSFET的沟道迁移率，本发明在传统碳化硅MOSFET中增加了硅层，并且将沟道制备在硅层中，使得碳化硅MOSFET也具有硅MOSFET的高迁移率，并且由于第一N柱9的部分材料为碳化硅，所以同时具备了碳化硅MOSFET的高击穿电压的特性。
硅层位于碳化硅层与源极10、栅极氧化层4之间，并与源极10和栅极氧化层4邻接；
按导电沟道分为P沟道和N沟道。按栅极电压幅值可分为；耗尽型；当栅极电压为零时漏源极之间就存在导电沟道，增强型；对于N（P）沟道器件，栅极5电压大于（小于）零时才存在导电沟道，功率MOSFET主要是N沟道增强型。Si的电子迁移率约为 1350cm2/(V·s) ,空穴迁移率约为 480cm2/(V·s)，而沟道处受到表面态（散射增强）及沟道电场影响，电子迁移率约为500cm2/(V·s)，4H-SiC的电子迁移率约为1000cm2/(V·s) ，空穴迁移率约为115cm2/(V·s) ，而沟道处受到表面态（散射增强）及沟道电场影响，电子迁移率仅约30cm2/(V·s) ，明显低于硅的迁移率，因此，本发明将硅层置于碳化硅层与源极10和栅极氧化层4之间能够使得沟道完全落在硅层中，从而提高SJ SiC VDMOS的沟道迁移率。
P柱1位于衬底11和第二体区2之间，并与衬底11、第二体区2和第二N柱8邻接。
MOSFET根据制造工艺可分为平面栅极MOSFET和超结MOSFET，平面结构晶体管的缺点是如果提高额定电压，漂移层会变厚，因此导通电阻会增加。MOSFET的额定电压取决于垂直方向的漂移区的宽度和掺杂参数。为了提高额定电压等级，通常增加漂移区的宽度同时降低掺杂的浓度，但会造成MOSFET的导通电阻大幅增加。为了解决额定电压提高而导通电阻增加的问题，超结结构MOSFET在漏极端和源极端排列多个垂直PN结的结构，其结果是在保持高电压的同时实现了低导通电阻。超级结的存在大大突破了硅的理论极限，而且额定电压越高，导通电阻的下降越明显。
优选地，还包括：碳化硅层；
碳化硅层包括：第二体区2、第二N柱8和衬底11；
在本发明中，漂移层（第二N柱8）的材料为碳化硅，衬底11的材料也为碳化硅，因为碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。所以本发明在具有高沟道迁移率的同时又具有碳化硅MOSFET的各项优点。
第二体区2位于第一体区13和第二N柱8之间并与第一体区13和第二N柱8邻接；
体区由两种材料制成，一种是由硅材料制作的第一体区13，还有一种是由碳化硅材料制作的第二体区2，第一体区13完全位于硅层中，第二体区2完全位于碳化硅层中，在SJSiC VDMOS的制备过程中，首先在衬底11上方先后外延出碳化硅层和硅层，然后进行离子注入形成各个区域，第二体区2和第一体区13在制作时是通过离子注入一并形成的，第二体区2的作用是由于第一体区13位于N+区6和P+区3下方的第一体区13较薄，可能会导致SJ SiCVDMOS漏电，所以在第一体区13下方设置有第二体区2，防止SJ SiC VDMOS漏电，显著提高了SJ SiC VDMOS的可靠性。
碳化硅层位于漏极12与硅层之间，并与硅层和漏极12邻接。
在本发明中，SJ SiC VDMOS主要由三种材料制作，分别是由碳化硅材料制作的衬底11以及第二N柱8、P柱1等，由硅材料制作的N+区6、P+区3和第一体区13、第一N柱9等，还有由金属制作的电极，源极10连接硅层，然后硅层连接碳化硅层，碳化硅层连接漏极12，当SJSiC VDMOS正常工作时，电流从漏极12流向碳化硅层，然后穿过硅与碳化硅的异质结到达硅层，最后从硅层流向源极10。
优选地，还包括：电子隧穿层7；
电子隧穿层7位于硅层下方并与硅层邻接。
电子隧穿层7为重掺杂的N型碳化硅层，碳化硅的掺杂类型分为P型和N型，重掺杂（掺杂浓度高）的离子浓度一般在1018cm-3以上，轻掺杂（掺杂浓度低）的离子浓度一般小于1018cm-3，P型掺杂为IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂为VA族元素，例如氮、磷、砷、锑、铋和镆。
本发明将电子隧穿层7设置在栅极氧化层4与漂移层之间，并同时也在硅层和漂移层之间，当栅极电压为正时，能够吸引硅层中体区的电子，使得体区靠近栅极氧化层4的部分变为反型层，又因为电子隧穿层7与反型层和漂移层相连，使得电子能够更容易通过Si/SiC异质结，降低了Si/SiC异质结电阻，提高了导通电流。
优选地，电子隧穿层7的掺杂浓度为1019cm-3。
电子隧穿层7的掺杂浓度影响了Si/SiC异质结电阻的大小，电子隧穿层7的掺杂浓度越大，Si/SiC异质结电阻越小，电子隧穿层7的掺杂浓度越小，Si/SiC异质结电阻越大，如果电子隧穿层7的掺杂浓度过大，会导致电子隧穿层7所在位置的部分漏电，导致VDMOS失效的问题，作为一个优选地实施例，本发明将电子隧穿层7的掺杂浓度设置为1019cm-3。
优选地，第一N柱9的厚度与硅层的厚度相等，第一N柱9的厚度也与第一体区13的厚度相等；
硅层的厚度不宜过宽，如果硅层厚度过宽会降低VDMOS的各方面性能，例如高温特性、高频特性、开关特性、导通损耗等，尤其是导致耐压性能大幅下降，所以硅层只需要保证沟槽完全在其中的前提下厚度最小即可，作为一个优选地实施例，本发明将硅层的厚度设置为0.1um，能够使得沟道完全在硅层中的同时厚度最小。
第一N柱9的厚度为0.1um。
在SJ SiC VDMOS处于关断状态时，体区呈现高阻状态，可以防止SJ SiC VDMOS漏电，电流无法从MOSFET中通过，当SJ SiC VDMOS处于导通状态时，栅极5开启了在体区的电流通道，使得电流能够从漏极12流向源极10，体区的掺杂浓度决定了SJ SiC VDMOS的开启电压，体区的掺杂浓度越大，SJ SiC VDMOS的开启电压越大，体区的厚度也同样影响了SJSiC VDMOS的开启电压，体区的厚度越大，SJ SiC VDMOS的开启电压越大，如果体区的掺杂浓度或者厚度过小，则会导致SJ SiC VDMOS出现漏电的情况，作为一个优选地实施例，本发明将体区的掺杂浓度设置为1018cm-3，第一体区13的厚度设置为0.1um。
优选地，碳化硅层的厚度为12um。
碳化硅层的厚度包括了第二N柱8的厚度和衬底11的厚度，在SJ SiC VDMOS外延层中，包括有硅层和碳化硅层，碳化硅层的厚度影响了SJ SiC VDMOS的耐压性能以及芯片面积，碳化硅层越厚，漂移区的区域就越大，SJ SiC VDMOS的耐压性能就越好，但是会增大芯片面积，所以碳化硅层的厚度不宜过大，在外延层中硅层的厚度为0.1um，根据SJ SiCVDMOS所需的电气性能，作为一个优选地实施例，本发明将碳化硅层的厚度设置为12um。
优选地，电子隧穿层7的厚度为0.07um。
电子隧穿层7的厚度影响了Si/SiC异质结电阻的大小，电子隧穿层7的厚度越大，Si/SiC异质结电阻越小，电子隧穿层7的厚度越小，Si/SiC异质结电阻越大，如果电子隧穿层7的厚度过大。会导致电子隧穿层7所在位置的场强过大，导致VDMOS提前击穿的问题，作为一个优选地实施例，本发明将电子隧穿层7的厚度设置为0.07um。
优选地，还包括：源极10、漏极12、栅极5、衬底11、N+区6和P+区3；
漏极12位于衬底11下方；
漏极12是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极12和源极10之间形成一条导电通路，电子从源极10流入漏极12，完成电流的传输。漏极12的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底11位于P柱1和第二N柱8下方；
衬底11是MOSFET中用于支撑晶体生成的材料，衬底11发挥着机械支撑的作用。在本发明中，衬底11由碳化硅材料制成，其机械强度和稳定性可以有效地支撑晶体生长过程中的各种应力和扭曲。这对于保证晶体生长的均匀性和完整性至关重要。此外，衬底11还能防止晶体生长过程中的杂质和缺陷，从而提高MOSFET的质量。其次，衬底11在MOSFET的电性能上起着重要作用。在制备MOSFET时，衬底11的电性能决定了器件的性能和稳定性。例如，衬底11的电导率直接影响电流传输的效率和速度。此外，衬底11的电子亲和能和禁带宽度对于调节MOSFET的阈值电压和电子迁移率也至关重要。另外，衬底11还对MOSFET的绝缘层起着重要的隔离作用。在MOSFET制备过程中，衬底11的绝缘层通常由二氧化硅构成。绝缘层的质量和特性直接影响着MOSFET的绝缘性能，如电气绝缘和电容特性。良好的绝缘层能够有效隔离MOSFET结构中的不同电极，并减少漏电流和电容耦合效应。
源极10位于硅层上方；
源极10是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极10和漏极12之间形成一条导电通路，电子从源极10流入漏极12，完成电流的传输。同时，源极10还承担着调制栅极5电压的作用，通过控制源极10电压的变化，实现对MOSFET的控制。
P+区3位于源极10下方；
N+区6位于栅极5和源极10下方；
栅极5位于源极10和硅层之间。
栅极5是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极5的电压变化可以改变沟道中的电荷密度，从而控制漏极12和源极10之间的电流大小。
实施例2
一种具有异质结的SJ SiC VDMOS制备方法，参考图2，图3，包括：
S100，在衬底11上方外延碳化硅层并离子注入形成P柱1、第二体区2和第二N柱8；
本发明采用离子注入的方式形成P柱1、第二体区2和第二N柱8。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S200，在碳化硅层上方外延硅层；
外延工艺是指在衬底11上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底11内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺和 MOS 晶体管嵌入式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S300，在硅层中离子注入形成第一体区13、P+区3和N+区6；
S400，沉积源极10、漏极12和栅极5。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极10/漏极12和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
优选地，S100，在衬底11上方外延碳化硅层并离子注入形成P柱1、第二体区2和第二N柱8，还包括：S110，在碳化硅层上层离子注入形成电子隧穿层7。
电子隧穿层7是在P柱1和第二N柱8形成后在进行离子注入形成的，电子隧穿层7的位置位于第二N柱8的上层，本发明通过控制离子注入的剂量、能量、离子浓度以及注入次数来控制电子隧穿层7的掺杂浓度以及厚度。
本发明利用硅材料具有比碳化硅材料更高的沟道迁移率的特性，将平面SiCVDMOS的部分碳化硅层替换为硅层，使得沟道落入硅材料中，从而提高平面SiC VDMOS的沟道迁移率，由于Si/SiC异质结存在较高的势垒，电子不易穿越势垒，所以本发明又在硅层与碳化硅层之间增加了电子隧穿层7，使得电子能够较容易的通过Si/SiC界面，从而降低异质结电阻，增大导通电流，显著提高了SJ SiC VDMOS的电气性能。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有异质结的SJ SiC VDMOS，其特征在于，包括：硅层和P柱；
所述硅层包括：第一体区，N+区、P+区和第一N柱；
所述硅层位于碳化硅层与源极、栅极氧化层之间，并与源极和栅极氧化层邻接；
所述P柱位于衬底和第二体区之间，并与所述衬底、第二体区和第二N柱邻接。
2.根据权利要求1所述的一种具有异质结的SJ SiC VDMOS，其特征在于，还包括：碳化硅层；
所述碳化硅层包括：第二体区、第二N柱和衬底；
所述第二体区位于第一体区和第二N柱之间并与第一体区和第二N柱邻接；
所述碳化硅层位于漏极与所述硅层之间，并与所述硅层和所述漏极邻接。
3.根据权利要求1所述的一种具有异质结的SJ SiC VDMOS，其特征在于，还包括：电子隧穿层；
所述电子隧穿层位于所述硅层下方并与所述硅层邻接。
4.根据权利要求3所述的一种具有异质结的SJ SiC VDMOS，其特征在于，所述电子隧穿层的掺杂浓度为1019cm-3。
5.根据权利要求1所述的一种具有异质结的SJ SiC VDMOS，其特征在于，所述第一N柱的厚度与所述硅层的厚度相等；
所述第一N柱的厚度为0.1um。
6.根据权利要求2所述的一种具有异质结的SJ SiC VDMOS，其特征在于，所述碳化硅层的厚度为12um。
7.根据权利要求3所述的一种具有异质结的SJ SiC VDMOS，其特征在于，所述电子隧穿层的厚度为0.07um。
8.根据权利要求1所述的一种具有异质结的SJ SiC VDMOS，其特征在于，还包括：源极、漏极、栅极、衬底、N+区和P+区；
所述漏极位于所述衬底下方；
所述衬底位于所述P柱和第二N柱下方；
所述源极位于所述硅层上方；
所述P+区位于所述源极下方；
所述N+区位于所述栅极和源极下方；
所述栅极位于所述源极和所述硅层之间。
9.一种具有异质结的SJ SiC VDMOS制备方法，其特征在于，包括：
在衬底上方外延碳化硅层并离子注入形成P柱、第二体区和第二N柱；
在所述碳化硅层上方外延硅层；
在所述硅层中离子注入形成第一体区、P+区和N+区；
沉积源极、漏极和栅极。
10.根据权利要求9所述的一种具有异质结的SJ SiC VDMOS制备方法，其特征在于，所述在衬底上方外延碳化硅层并离子注入形成P柱、第二体区和第二N柱，还包括：在碳化硅层上层离子注入形成电子隧穿层。
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