CN117476773A - 一种具有低漏电的ldmos及制备方法 - Google Patents

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Abstract

本发明提供一种具有低漏电的LDMOS及制备方法，该LDMOS包括：异质结衬底；所述异质结衬底包括基底和N+缓冲层；所述基底位于所述N+缓冲层下方并与所述N+缓冲层邻接；所述N+缓冲层位于漂移层与基底之间并与所述漂移层和体区邻接，本发明将传统的硅衬底替换为了禁带宽度更高、导热性能更好的材料，例如碳化硅材料，因为第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频环境，碳化硅具有更大的禁带宽度和更高的临界击穿场强，并且本发明在碳化硅层上方引入了N型重掺杂层作为缓冲层，N+掺杂层能够形成一个电子阱，从而进一步减弱衬底端的漏电现象，降低器件整体的热效应。

Description

一种具有低漏电的LDMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有低漏电的LDMOS及制备方法。
背景技术
LDMOS( Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体) 经常被用于微波/射频电路，制造于高浓度掺杂底的外延层上。与双极型晶体管相比,LDMOS管的增益更高，LDMOS的增益可达14dB以上，而双极型晶体管在5-6dB,采用LDMOS管的PA模块的增益可达60dB左右。这表明对于相同的输出功率需要更少的器件，从而增大功放的可靠性。LDMOS能经受住高于双极型晶体管3倍的驻波比，能在较高的反射功率下运行而没有破坏LDMOS设备；它较能承受输入信号的过激励和适合发射数字信号，因为它有高级的瞬时峰值功率。LDMOS增益曲线较平滑并且允许多载波数字信号放大且失真较小。LDMOS管有一个低且无变化的互调电平到饱和区，不像双极型晶体管那样互调电平高且随着功率电平的增加而变化。这种主要特性允许LDMOS晶体管执行高于双极型晶体管二倍的功率，且线性较好。LDMOS晶体管具有较好的温度特性温度系数是负数，因此可以防止热耗散的影响。这种温度稳定性允许幅值变化只有0.1dB，而在有相同的输入电平的情况下，双极型晶体管幅值变化从0.5-0.6dB,且通常需要温度补偿电路。
对于功率器件而言，实现增强型以及高压工作是至关重要的。从安全和能耗角度考虑，在断电情况下，不产生额外的漏电是很必要的。所以制备性能优越的增强型器件是极具研究价值的一个研究方向。常规LDMOS在关断情况下若持续给源极和漏极加压，LDMOS会出现大面积漏电的情况，漏电通道层主要位于漂移层内，并且会进一步导致电流从漂移层流向衬底的漏电现象，该漏电现象会进一步引起器件内部发热从而导致LDMOS器件失效，电路损坏的问题，半导体功率器件的衬底材料的选择直接影响了功率器件的性能和可靠性，现有技术中常选用硅、石英、蓝宝石等作为衬底材料，但传统的衬底材料已经无法满足在功率器件高压工作条件下的绝缘要求，严重限制了LDMOS的应用领域。
发明内容
本发明的目的是提供一种具有低漏电的LDMOS及制备方法，该LDMOS将传统的硅衬底替换为了禁带宽度更高、导热性能更好的材料，例如碳化硅材料，因为第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境，相比于硅材料，碳化硅具有更大的禁带宽度和更高的临界击穿场强，并且本发明在碳化硅层上方引入了N型重掺杂层作为缓冲层，N+掺杂层能够形成一个电子阱，从而进一步减弱衬底端的漏电现象，降低器件整体的热效应。
一种具有低漏电的LDMOS，包括：异质结衬底；
所述异质结衬底包括基底和N+缓冲层；
所述基底位于所述N+缓冲层下方并与所述N+缓冲层邻接；
所述N+缓冲层位于漂移层与基底之间并与所述漂移层和体区邻接。
所述基底的填充材料的禁带宽度大于硅的禁带宽度。
所述基底的填充材料包括：碳化硅。
所述N+缓冲层的掺杂浓度大于所述漂移层的掺杂浓度。
所述N+缓冲层的厚度为3um。
所述基底的厚度为25um。
所述基底的填充材料的热导率大于碳化硅的热导率。
还包括：源极、漏极、栅极、漂移层、N+区和体区；
所述漂移层位于所述异质结衬底上方；
所述体区位于所述漂移层上层；
所述N+区位于所述漂移层上层；
所述漏极位于所述N+区上方；
所述源极位于所述体区和所述N+区上方；
所述栅极位于所述体区、所述漂移层和所述N+区上方。
一种具有低漏电的LDMOS制备方法，包括：
在基底上方外延一层N型重掺杂的硅层形成N+缓冲层；
在所述N+缓冲层上方外延形成漂移层；
在所述漂移层上层离子注入形成N+区和体区；
沉积栅极、漏极和源极。
所述在基底上方外延一层N型重掺杂的硅层形成N+缓冲层包括：
在基底上方外延一层厚度为3um的硅层；
在硅层重进行离子注入，形成掺杂浓度为1019cm-3的N+缓冲层。
本发明将传统LDMOS的硅衬底替换为比硅衬底禁带宽度更高的材料，因为禁带宽度更高的材料能够与漂移层形成更高的势垒差，电子难以通过势垒，减少了漂移层向衬底方向泄露的电流，并且更换后的衬底材料还具备有高散热性能，能够有效地将LDMOS内部的热量导出，改善LDMOS内部的发热情况，避免LDMOS内部过热导致LDMOS失效的情况，本发明还在漂移层的下方增加了N型重掺杂的N+缓冲层，N+掺杂层能够制作一个电子阱，从而进一步减弱衬底端的漏电现象，降低LDMOS器件整体的热效应。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的LDMOS结构示意图；
图2为本发明的LDMOS制备流程方法示意图；
图3为本发明的LDMOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
对于功率器件而言，实现增强型以及高压工作是至关重要的。从安全和能耗角度考虑，在断电情况下，不产生额外的漏电是很必要的。所以制备性能优越的增强型器件是极具研究价值的一个研究方向。常规LDMOS在关断情况下若持续给发射极和集电极加压，LDMOS会出现大面积漏电的情况，漏电通道层主要位于漂移层内，并且会进一步导致电流从漂移层流向衬底的漏电现象，该漏电现象会进一步引起器件内部发热从而导致LDMOS器件失效，电路损坏的问题，半导体功率器件的衬底材料的选择直接影响了功率器件的性能和可靠性，现有技术中常选用硅、石英、蓝宝石等作为衬底材料，但传统的衬底材料已经无法满足在功率器件高压工作条件下的绝缘要求，严重限制了LDMOS的应用领域。
现有技术中，为了防止衬底漏电，采用的办法通常包括：加强衬底的表面处理，常用的表面处理方法包括清洗、氧化、薄膜沉积等。清洗可以去除表面的杂质和污染物，提高表面的纯净度；氧化可以形成一层氧化膜，增强绝缘性能；薄膜沉积可以在表面形成一层绝缘层，进一步提高绝缘能力。通过这些表面处理方法，可以有效地防止漏电问题的发生。设计合理的结构，半导体器件的结构设计也是防漏电的重要环节。例如，在晶体管设计中，合理设置栅极与源极、漏极之间的距离，采用合适的绝缘材料填充间隙，可以有效地防止电流的泄漏。此外，还可以通过增加保护层、隔离层等结构来提高器件的绝缘性能，进一步降低漏电。加强电气绝缘电气绝缘是防止漏电的重要手段。在半导体器件的制造过程中，可以通过采用绝缘层、绝缘衬底、绝缘胶等材料来实现电气绝缘。这些绝缘材料具有良好的电绝缘性能，能够有效地隔离电流，防止漏电问题的发生。严格的质量控制质量控制是防止漏电问题的关键。在半导体器件的生产过程中，需要建立完善的质量控制体系，确保每一个环节都符合标准要求。例如，在材料采购过程中，要选择符合标准的材料；在制造过程中，要严格控制工艺参数；在测试过程中，要进行严密的电性能检测。但是上述方法的生产成本较高，不适用于大规模生产。
本发明将传统LDMOS的硅衬底替换为比硅衬底禁带宽度更高的材料，因为禁带宽度更高的材料能够与漂移层形成更高的势垒差，电子难以通过势垒，减少了漂移层向衬底方向泄露的电流，并且更换后的衬底材料还具备有高散热性能，能够有效地将LDMOS内部的热量导出，改善LDMOS内部的发热情况，避免LDMOS内部过热导致LDMOS失效的情况，本发明还在漂移层的下方增加了N型重掺杂的N+缓冲层，N+掺杂层能够制作一个电子阱，从而进一步减弱衬底端的漏电现象，降低LDMOS器件整体的热效应。
实施例1
一种具有低漏电的LDMOS，参考图1，包括：异质结衬底；
衬底是用于支撑晶体生成的材料，衬底在发挥着机械支撑的作用。在本发明中，衬底由碳化硅材料制成，其机械强度和稳定性可以有效地支撑晶体生长过程中的各种应力和扭曲。这对于保证晶体生长的均匀性和完整性至关重要。此外，衬底还能防止晶体生长过程中的杂质和缺陷。其次，衬底在LDMOS的电性能上起着重要作用。在制备LDMOS时，衬底的电性能决定了器件的性能和稳定性。例如，衬底的电导率直接影响电流传输的效率和速度。此外，衬底的电子亲和能和禁带宽度对于调节IGBT的阈值电压和电子迁移率也至关重要。另外，衬底还对LDMOS的绝缘层起着重要的隔离作用。在LDMOS制备过程中，衬底的绝缘层通常由二氧化硅构成。绝缘层的质量和特性直接影响着LDMOS的绝缘性能，如电气绝缘和电容特性。良好的绝缘层能够有效隔离LDMOS结构中的不同电极，并减少漏电流和电容耦合效应。
异质结衬底包括基底和N+缓冲层；
半导体的异质结是一种特殊的PN结，由两层以上不同的半导体材料薄膜依次沉积在同一基座上形成，这些材料具有不同的能带隙，它们可以是砷化镓之类的化合物，也可以是硅-锗之类的半导体合金。异质结由两种不同的半导体相接触所形成的界面区域。按照两种材料的导电类型不同，异质结可分为同型异质结（P-p结或N-n结）和异型异质(P-n或p-N)结，多层异质结称为异质结构。通常形成异质结的条件是：两种半导体有相似的晶体结构、相近的原子间距和热膨胀系数。利用界面合金、外延生长、真空淀积等技术，都可以制造异质结。异质结常具有两种半导体各自的PN结都不能达到的优良的光电特性，使它适宜于制作超高速开关器件、太阳能电池以及半导体激光器等。
因为异质结是由两种不同材料的半导体单晶材料相接触形成的，并且上述两种不同材料的晶格常数往往是不同的，所以就会产生晶格失配的结果，就会在两种半导体材料的界面处产生悬挂键，悬挂键就是在界面处晶格常数较小的半导体材料中出现了一部分不饱和的键，这些悬挂键会严重影响载流子的运动，使得异质结具有一些同质结没有的特性，异质结能带有可能存在能带的突变、或者在界面处存在电子势垒（向上的尖峰），也可能在界面处存在电子势阱（向下的尖峰），利用异质结界面会产生能带弯曲这一特性，本发明选用了禁带宽度远大于硅的半导体材料作为异质结衬底中的基底，在异质结的界面处就会形成电子势垒，基底的禁带宽度与硅的禁带宽度相差越大，电子就越难穿越异质结，防止电流从衬底泄漏的能力得到了显著的提升。
在本发明实施例中，LDMOS的材料为硅，异质结衬底中的N+缓冲层为硅基，基底的材料为禁带宽度大于硅的材料。
基底位于N+缓冲层下方并与N+缓冲层邻接；
N+缓冲层位于漂移层与基底之间并与漂移层和体区邻接。
基底和N+缓冲层共同构成了异质结衬底，在图1中，竖直方向上自下而上分别是基底、N+缓冲层和漂移层，并且基底与N+缓冲层紧密相连，N+缓冲层与漂移层紧密相连，在常规LDMOS中，电子移动方向为从发射极到N+区，然后经过由栅极开启的在体区能的沟道，从沟道移动到漂移层，从漂移层经过P+区最后到集电极，在这个过程中，漂移层内会存在由漂移层到衬底的漏电流，当漂移层的电子泄露到衬底，就会导致器件发热，电路损坏的情况，会严重影响LDMOS的工作性能，在本发明中，采用异质结衬底替换了原来的硅衬底，阻挡了漂移层的电子向衬底流动，避免LDMOS出现漏电的情况，还能够改善LDMOS的散热性能，显著提升了LDMOS的电气性能。
基底的填充材料的禁带宽度大于硅的禁带宽度。
禁带宽度指一个带隙宽度(单位是电子伏特(ev))，固体中电子的能量是不可以连续取值的，而是一些不连续的能带，要导电就要有自由电子或者空穴存在，自由电子存在的能带称为导带，自由空穴存在的能带称为价带。被束缚的电子要成为自由电子或者空穴，就必须获得足够能量从价带跃迁到导带，这个能量的最小值就是禁带宽度。
禁带宽度是半导体的一个重要特征参量，其大小主要决定于半导体的能带结构，即与晶体结构和原子的键合性质有关。半导体价带中的大量电子都是价键上的电子（称为价电子），不能够导电，即不是载流子。只有当价电子跃迁到导带（即本征激发）而产生出自由电子和自由空穴后，才能够导电。空穴实际上也就是价电子跃迁到导带以后所留下的价键空位（一个空穴的运动就等效于一大群价电子的运动）。因此，禁带宽度的大小反映了价电子被束缚强弱程度的一个物理量，也就是产生本征激发所需要的最小能量。导带的最低能级和价带的最高能级之间的能。由于价带能级较低，所以电子大部分停留在价带中。所以一般价带主要是空穴，不导电，而导带电子可以移动和导电。禁带宽度就是导带与价带之间的间隔，这个间隔就是电子跃迁的一个间隔。价带中被束缚的电子要成为自由电子，就必须获得足够能量从而跃迁到导带。
因为基底的填充材料的禁带宽度比硅的禁带宽度大才能够阻止电流从缓冲层留至衬底，异质结的形成使得电子在硅与基底的填充材料之间发生了能带偏移，从而形成了电子势垒，电子势垒可以控制两种材料之间电子的运动，从而实现将电子阻挡在衬底外的目的。
禁带宽度大于硅的禁带宽度的材料主要包括碳化硅（SiC）、立方氮化硼（C-BN）、氮化镓（GaN）氮化铝（AlN）、硒化锌（ZnSe）以及金刚石等。上述材料的禁带宽度都大于2eV，硅的禁带宽度为1.12eV，宽禁带半导体材料具有宽带隙、高临界击穿电场、高热导率、高载流子饱和漂移速度等特点，能够应用在高温、高频、大功率、光电子及抗辐射等方面。
基底的填充材料包括：碳化硅。
因为碳化硅的禁带宽度远大于硅，并且碳化硅的其它性能也优于硅，例如碳化硅的击穿场强为3MV/cm，而硅的击穿场强仅为0.3MV/cm，碳化硅的禁带宽度远大于硅，相应的本征载流子浓度小于硅，宽禁带半导体的最高工作温度要高于硅材料。击穿场强远大于硅。作为一个优选地实施例，本发明选用碳化硅作为基底的填充材料。
N+缓冲层的掺杂浓度大于漂移层的掺杂浓度。
N+缓冲层的掺杂浓度会影响漂移层与基底的能带差，N+缓冲层的掺杂浓度越高，电子从漂移层到达第一N+缓冲层就越困难，N+缓冲层与基底的能带差也越大，LDMOS的防漏电性能就越好，所以要将第一N+缓冲层的掺杂浓度设置比漂移层的掺杂浓度大，使得电子势垒更大，衬底的防漏电性能更好，作为一个优选地实施例，本发明将第一N+缓冲层的掺杂浓度设置为1019cm-3。
N+缓冲层的厚度为3um。
N+缓冲层的厚度越大，电子穿过N+缓冲层到达基底就越困难，LDMOS的防漏电性能就越好，如果将N+缓冲层的厚度提高，那么N+缓冲层的掺杂浓度可以降低，相应地，如果N+缓冲层的厚度比较小，那么为了阻挡电子穿过N+缓冲层，则需要将N+缓冲层的掺杂厚度提高，如果N+缓冲层的厚度过大，则会导致芯片面积增大的缺陷，所以N+缓冲层的厚度不宜过大，作为一个优选地实施例，本发明将N+缓冲层的掺杂浓度设置为1019cm-3，显著提升了衬底的防漏电性能。
基底的厚度为25um。
基底为整个IGBT提供了机械支撑，并且能够与外界环境进行热传导，能够将IGBT正常工作时产生的热量排放到外界，因为基底需要对IGBT提供机械支撑，所以基底的厚度不能小于20um，如果基底太厚会导致芯片面积增加，作为一个优选地实施例，本发明将基底的厚度设置为25um。
基底的填充材料的热导率大于碳化硅的热导率。
热导率是半导体材料的导热系数，反应了半导体材料的热传导能力，热导率被定义为单位温度梯度（在1m长度内温度降低1K）在单位时间内经单位导热面所传递的热量，热导率很大的物体是优良的热导体；而热导率小的是热的不良导体或为热绝缘体。热导率的值还会受到温度影响，物质的密度大，其热导率通常也较大。金属含杂质时热导率降低，合金的热导率比纯金属低，各类物质的热导率的范围为：金属为50～415 W/(m×K)，合金为12～120 W/(m×K)，绝热材料为0.03～0.17 W/(m×K)，液体为0.17～0.7 W/(m×K)，气体为0.007～0.17 W/(m×K),碳纳米管高达1000 W/(m×K)以上。传统的半导体材料硅的热导率为150 W/(m×K)，碳化硅的热导率为490 W/(m×K)，远远大于硅，所以在基底填充材料的选择上，热导率大于等于碳化硅且禁带宽度大于硅的材料都可以作为基底的填充材料。
还包括：源极、漏极、栅极、漂移层、N+区和体区；
漂移层位于异质结衬底上方；
漂移层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过漂移层进行传输。漂移层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层的结构和特性直接影响MOS管的电流控制能力。通过调整漂移层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
体区位于漂移层上层；
N+区位于漂移层上层；
漏极位于N+区上方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
源极位于体区和N+区上方；
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
栅极位于体区、漂移层和N+区上方。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
实施例2
一种具有低漏电的LDMOS制备方法，参考图2，图3，包括：
S100，在基底上方外延一层N型重掺杂的硅层形成N+缓冲层；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。
S200，在N+缓冲层上方外延形成漂移层；
S300，在漂移层上层离子注入形成N+区和体区；
本发明采用离子注入的方式在在漂移层上层离子注入形成N+区、P+区、第二N+缓冲层和体区。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S400，沉积栅极、漏极和源极。
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。
S100，在基底上方外延一层N型重掺杂的硅层形成N+缓冲层包括：
S101，在基底上方外延一层厚度为3um的硅层；
S102，在硅层重进行离子注入，形成掺杂浓度为1019cm-3的N+缓冲层。
本发明通过控制离子注入的次数、剂量以及能量来控制硅基N+缓冲层的掺杂浓度以及厚度。
本发明将传统LDMOS的硅衬底替换为比硅衬底禁带宽度更高的材料，因为禁带宽度更高的材料能够与漂移层形成更高的势垒差，电子难以通过势垒，减少了漂移层向衬底方向泄露的电流，并且更换后的衬底材料还具备有高散热性能，能够有效地将LDMOS内部的热量导出，改善LDMOS内部的发热情况，避免LDMOS内部过热导致LDMOS失效的情况，本发明还在漂移层的下方增加了N型重掺杂的N+缓冲层，N+掺杂层能够制作一个电子阱，从而进一步减弱衬底端的漏电现象，降低LDMOS器件整体的热效应。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有低漏电的LDMOS，其特征在于，包括：异质结衬底；
所述异质结衬底包括基底和N+缓冲层；
所述基底位于所述N+缓冲层下方并与所述N+缓冲层邻接；
所述N+缓冲层位于漂移层与基底之间并与所述漂移层和体区邻接。
2.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述基底的填充材料的禁带宽度大于硅的禁带宽度。
3.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述基底的填充材料包括：碳化硅。
4.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述N+缓冲层的掺杂浓度大于所述漂移层的掺杂浓度。
5.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述N+缓冲层的厚度为3um。
6.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述基底的厚度为25um。
7.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，所述基底的填充材料的热导率大于碳化硅的热导率。
8.根据权利要求1所述的一种具有低漏电的LDMOS，其特征在于，还包括：源极、漏极、栅极、漂移层、N+区和体区；
所述漂移层位于所述异质结衬底上方；
所述体区位于所述漂移层上层；
所述N+区位于所述漂移层上层；
所述漏极位于所述N+区上方；
所述源极位于所述体区和所述N+区上方；
所述栅极位于所述体区、所述漂移层和所述N+区上方。
9.一种具有低漏电的LDMOS制备方法，其特征在于，包括：
在基底上方外延一层N型重掺杂的硅层形成N+缓冲层；
在所述N+缓冲层上方外延形成漂移层；
在所述漂移层上层离子注入形成N+区和体区；
沉积栅极、漏极和源极。
10.根据权利要求9所述的一种具有低漏电的LDMOS制备方法，其特征在于，所述在基底上方外延一层N型重掺杂的硅层形成N+缓冲层包括：
在基底上方外延一层厚度为3um的硅层；
在硅层重进行离子注入，形成掺杂浓度为1019cm-3的N+缓冲层。
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