CN102593174B

CN102593174B - 半导体器件及其制造方法

Info

Publication number: CN102593174B
Application number: CN201110021062.7A
Authority: CN
Inventors: 罗军; 赵超
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-01-18
Filing date: 2011-01-18
Publication date: 2015-08-05
Anticipated expiration: 2031-01-18
Also published as: CN102593174A

Abstract

本发明公开了一种新型MOSFET器件及其实现方法，包括含硅的衬底、位于衬底中的沟道区、位于沟道区两侧的源漏区、位于沟道区上的栅极结构以及位于栅极结构两侧的隔离侧墙，其特征在于：由镍基金属硅化物构成源漏区，镍基金属硅化物中具有抑制镍金属扩散的掺杂离子；镍基金属硅化物/沟道区的界面处还具有掺杂离子的聚集区，聚集区位于隔离侧墙下方且未进入所述沟道区。分布在镍基金属硅化物里面和聚集在镍基金属硅化物/沟道界面处的掺杂离子可以阻止镍基金属硅化物的横向生长，因此可防止源漏穿通或栅极泄漏电流，从而提高器件可靠性，进一步提高了产品良率。此外，聚集在镍基金属硅化物/沟道界面处的掺杂离子还可以降低肖特基势垒，从而进一步提高器件的响应速度。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种适用于控制镍基金属硅化物横向生长的新型CMOS结构及其制造方法。

背景技术

IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。

图1所示为将金属硅化物直接用作源漏的MOSFET，也称作肖特基势垒源漏MOSFET。衬底10被浅沟槽隔离(STI)20划分出其中包含有沟道区14的多个有源区，栅结构50及其顶部的盖层60形成在衬底10上，栅结构50两侧形成有隔离侧墙70，金属硅化物40形成在侧墙70两侧以作为源漏区，金属硅化物40通常为镍基金属硅化物。其中，衬底10可为体硅，也可是包含硅衬底11、埋氧层12和薄硅层13的绝缘体上硅(SOI)，还可以是例如SiGe等化合物半导体材料。值得注意的是，图1以及后续附图中，为了方便示意起见，体硅衬底10与SOI衬底(11、12以及13)之间的STI 20仅为示意性的隔离，并非两者实际相邻或接触。

与传统的高掺杂源漏的MOSFET相比，这种肖特基势垒源漏MOSFET无需进行离子注入和激活来形成重掺杂源漏，工艺较简单，接触电阻更小，电学性能更优越。金属硅化物源漏MOSFET的驱动能力是由其源极和沟道之间的肖特基势垒高度(SBH)来控制的。随着SBH降低，驱动电流增大。器件模拟的结果显示，当SBH降低至约0.1eV时，金属硅化物源/漏MOSFET可达到与传统MOSFET相同的驱动能力。

但是，这种镍基金属硅化物源漏的MOSFET也存在一些不足。如图2所示，在其制造过程中，需要先在包括衬底、衬底上的栅极、栅极隔离侧墙的基本结构上沉积薄层金属，通常为镍基金属，然后高温退火使得镍基金属与衬底中的硅反应形成镍基金属硅化物。在该高温退火时，薄层镍基金属不仅直接与衬底中的硅反应，还绕过隔离侧墙横向扩散到衬底中，因此形成如图3中虚线椭圆所示的镍基金属硅化物横向生长。这种横向生长不仅发生在栅极隔离侧墙下方，还可能发生在栅极下方的衬底中沟道区内。附图4A和4B为发生了镍基金属硅化物横向生长的器件的扫描电镜剖面图，附图4A中所示虚线包含区域为在源漏区的镍基金属硅化物，可见其几乎快要联通为一体，附图4B箭头所指为横向生长的镍基金属硅化物。

当器件尺寸缩小至亚50nm时，这种镍基金属硅化物的横向生长(或称横向侵入)将使得栅极泄漏电流大增，器件可靠性下降，当衬底为SOI时由于埋氧层上的薄硅层本身就较少使得源漏可能因为镍基金属硅化物横向生长而相连从而造成电短路，这些均将导致重大问题，使得产品良率下降成本上升。

为了解决这个问题，人们通常采用两步退火来形成镍基金属硅化物。

首先，如图5所示，在基本结构上沉积镍基金属薄层。在具有STI 20的衬底10(也可为包括厚硅11、埋氧层12和薄硅层13的SOI衬底)上依次形成栅极50、盖层60、栅极侧墙70。在整个基本结构上沉积镍基金属薄层80。随后执行第一低温退火，退火温度例如为约300℃。第一低温退火之后，如图6所示，与衬底10直接接触的也即位于源漏形成区域的镍基金属薄层80部分会与衬底中的硅发生反应形成富Ni相的镍基金属硅化物。在该约300℃的低退火温度下，栅极侧墙70上的镍基金属薄层不太可能绕过隔离侧墙横向扩散到衬底中。

接着，如图7所示，剥除未反应的镍基金属薄层80。在约450至500℃的温度下进行第二高温退火，使得富Ni相的镍基金属硅化物转化为具有低电阻率的镍基金属硅化物40，以便减小源漏寄生电阻，提高器件响应速度。由附图7可知，镍基金属硅化物的横向生长由于采用两步温度不同的退火而在一定程度上得到抑制，但是工艺复杂性提升，且在第二高温退火时仍然会发生一定的镍基金属硅化物横向生长。

总而言之，自对准硅化物工艺中隔离氮化物侧墙上的多余的Ni扩散很快，镍基金属硅化物的横向生长容易发生，导致栅极泄漏电流增大、器件稳定性降低且源漏可能发生穿通，特别是对于SOI器件。因此，需要一种能有效减少镍基金属硅化物横向生长的新型半导体器件及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种在制备镍基金属硅化物源漏MOSFET过程中能够有效减少镍基金属硅化物横向生长的方法。

本发明提供了一种半导体器件，包括含硅的衬底、位于所述衬底中的沟道区、位于所述沟道区两侧的源漏区、位于所述沟道区上的栅极结构以及位于所述栅极结构两侧的隔离侧墙，所述源漏区由镍基金属硅化物构成，其特征在于：所述镍基金属硅化物中具有能抑制镍金属扩散的掺杂离子。

其中，所述镍基金属硅化物与所述沟道区的界面处还具有所述掺杂离子的聚集区，所述聚集区位于隔离侧墙下方且未进入所述沟道区。

其中，所述掺杂离子为碳、氮、氧、氟、硫的任一种及其组合，所述掺杂离子的剂量为1×10¹³cm^-2至8×10¹⁵cm^-2。

其中，所述衬底为体硅或绝缘体上硅(SOI)。其中，所述镍基金属硅化物为NiSi、NiPtSi、NiCoSi或NiPtCoSi。

本发明还提供了一种半导体器件的制造方法，包括：

在含硅的衬底上形成栅极结构；

在所述栅极结构两侧形成隔离侧墙；

将能抑制镍金属扩散的掺杂离子倾斜注入至所述隔离侧墙下方的衬底中；

在所述衬底、所述栅极结构上沉积镍基金属层；

快速热退火，以使所述隔离侧墙两侧的所述镍基金属层与所述衬底反应形成镍基金属硅化物，所述镍基金属硅化物作为源漏区，所述栅极结构下方的衬底成为沟道区且介于所述源漏区之间，同时，所述掺杂离子分布在所述源漏区中；

剥除未反应的所述镍基金属层。

其中，所述镍基金属硅化物与所述沟道区的界面处还形成掺杂离子的聚集区，所述掺杂离子聚集区位于所述隔离侧墙下方且未进入所述沟道区。

其中，所述衬底为体硅或绝缘体上硅(SOI)。

其中，所述掺杂离子倾斜注入为室温注入或低温注入，所述低温注入是在0℃至-250℃下进行的。

其中，所述掺杂离子的倾斜注入在所述隔离侧墙下方的衬底中形成口袋状或光晕状的掺杂离子分布区。所述具有掺杂离子的硅在快速热退火阶段被完全消耗。

其中，所述镍基金属硅化物为NiSi、NiPtSi、NiCoSi或NiPtCoSi。

依照本发明制造的新型MOSFET，分布在隔离侧墙下但是未进入栅极控制下沟道区的掺杂离子的聚集区可以阻止镍基金属硅化物的横向生长，因此可防止源漏穿通或栅极泄漏电流，从而提高器件可靠性，进一步提高了产品良率。此外，该掺杂离子的聚集区还可以降低肖特基势垒，从而进一步提高器件的响应速度。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了现有技术的镍基金属硅化物源漏MOSFET的剖面示意图；

图2、图3显示了现有技术的镍基金属硅化物横向生长的剖面示意图；

图4A、图4B显示了现有技术的镍基金属硅化物横向生长的透射电镜图；

图5至图7显示了现有技术的两步退火法抑制镍基金属硅化物横向生长的剖面示意图；以及

图8至图12显示了依照本发明，在制备镍基金属硅化物源漏MOSFET过程中，控制镍基金属硅化物横向生长的方法。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效减少镍基金属硅化物横向生长的新型半导体器件结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

图8至图12为依照本发明的可有效减少镍基金属硅化物源漏MOSFET的镍基金属硅化物横向生长的器件制造方法。

首先，形成基础结构。如图8所示为基础结构的剖面示意图。在具有浅沟槽隔离(STI)200的衬底100上沉积栅极介质层310，其中衬底100可以是体硅、绝缘体上硅(SOI)或者是含硅的其他化合物半导体衬底，例如SiGe、SiC等等，以及这些物质的组合；栅极介质层310可以是低k的氧化硅、氮氧化硅，也可以是高k材料，例如氧化铪等。在栅极介质层310上沉积栅极层300，栅极层300的材质可为多晶硅(poly Si)、非晶硅(α-Si)，也可以是金属或合金及其氮化物，例如Al、Ti、Ta、TiN、TaN等等，甚至当栅极层300用作后栅工艺的虚拟栅极时是氧化物特别是二氧化硅，也可以是这些物质组合的叠层或混合物。在栅极层300上沉积盖层400，其材质通常是氮化物，例如氮化硅(SiN)，用于稍后刻蚀的掩模层。采用常用的光刻掩模刻蚀工艺形成由栅极介质层310、栅极层300以及盖层400重叠构成的栅极堆叠结构。由于稍后将直接使用镍基金属硅化物用作器件的源漏区，因此此时并不执行源漏离子注入也不退火激活掺杂离子。随后，在整个结构上沉积隔离绝缘层并刻蚀，在栅极堆叠结构的两侧留下隔离侧墙500，隔离侧墙500的材质可为氮化物或氮氧化物。

其次，进行倾斜离子注入。如图9所示，以大倾角(与源漏区600至沟道区之间的连线成钝角，钝角的角度取决于将要形成的掺杂离子分布区的位置，分布区约靠近栅极堆叠下方的沟道区则角度越大)进行口袋状或光晕状的离子注入，也即注入的掺杂离子以大倾角斜着注入隔离侧墙500下方的衬底区域，从剖面图看类似于从侧面斜插口袋或形成光晕形状。掺杂离子是能阻碍Ni扩散的离子，例如碳C、氮N、氧0、氟F或硫S的任意一种及其组合，以及其他任何能起到抑制Ni扩散的离子。倾斜离子注入的剂量可为1×10¹³cm^-2至8×10¹⁵cm^-2，注入温度可为室温或低温，具体地，低温注入是在0℃至-250℃下进行的，因此也称为冷注入。倾斜离子注入得到的结果如图10所示，在隔离侧墙500下方衬底的地方形成有掺杂离子的分布区700，以阴影椭圆表示，具体地，掺杂离子的分布区700位于栅极隔离侧墙500下方，且不进入沟道区，也即位于栅极层300两侧，优选地贴近或位于隔离侧墙500的外侧。该掺杂离子的分布区700从剖面图看去类似于两侧隔离侧墙下方的口袋或是光晕，因此倾斜离子注入也称为口袋状或光晕状离子注入。

随后，如图11所示，在整个结构也即衬底100、STI 200、栅极堆叠结构上沉积镍基金属薄层800。镍基金属薄层800的材质可以是镍(Ni)、镍铂合金(Ni-Pt，其中Pt含量小于等于8％)、镍钴合金(Ni-Co，其中Co含量小于等于10％)或镍铂钴三元合金。

接着，通过快速热退火执行硅化物自对准工艺(SALICIDE)。如图12所示，在约450-550℃下进行快速热退火(RTP，退火时间一般为1微秒至100秒，所使用的激光、离子束、电子束或非相干宽带光源的能量密度约为1至100J/cm²)，沉积的镍基金属薄层800与衬底100以及掺杂离子分布区700中的硅反应而生成相应的镍基金属硅化物，剥除未反应的镍基金属薄层800的那部分，在衬底100中留下镍基金属硅化物900，也即形成器件的源漏区900，栅极结构两侧的源漏区900之间对应于器件的沟道区。在快速热退火过程中，包含有掺杂离子的硅被完全消耗，也即，掺杂离子分布区700中的可抑制镍扩散的离子一部分分布在所形成的镍基金属硅化物900中，另一部分聚集在镍基金属硅化物900与沟道区的界面处形成掺杂离子的聚集区910，该掺杂离子的聚集区910位于隔离侧墙500下方的衬底中但是不进入栅极层300下方的沟道区，也即在栅极结构的两侧，优选地贴近或位于隔离侧墙500的外侧。分布在镍基金属硅化物900中的掺杂离子以及掺杂离子聚集区910均可抑制镍基金属硅化物横向生长，因此镍基金属硅化物的横向生长可被控制。镍基金属硅化物900依照镍基金属薄层800材质不同而相应的可以是NiSi，NiPtSi，NiCoSi，NiPtCoSi。

依照本发明的如上所述的制造方法形成的新型MOSFET器件结构如图12所示。衬底100中具有浅沟槽隔离(STI)200；衬底100中STI 200之间的有源区内形成有镍基金属硅化物源漏区900；衬底100上形成的栅极堆叠结构位于源漏区500之间，栅极堆叠结构包括栅极介质层310、栅极层300和盖层400，栅极堆叠结构两侧具有隔离侧墙500；沟道区位于衬底100中，位于栅极堆叠结构两侧的镍基金属源漏区900之间；镍基金属硅化物源漏区900与衬底100中沟道区之间的界面处具有掺杂离子的聚集区910，掺杂离子的聚集区910位于隔离侧墙500下方的衬底100中且未进入栅极堆叠结构控制下的沟道区，也即掺杂离子的聚集区910贴近或位于隔离侧墙500的外侧。

之后，与传统的MOSFET工艺类似，可沉积并平坦化层间介质层，刻蚀形成接触通孔，沉积接触垫层和金属接触材料。当栅极层300为虚拟栅极时，也即采用后栅工艺时，在形成层间介质层之后形成接触通孔之前，还可以先刻蚀去除虚拟栅极，随后依次沉积高k栅极介质材料以及金属栅极材料并平坦化。

依照本发明制造的新型MOSFET，分布在镍基金属硅化物源漏里和聚集在镍基金属硅化物源漏/沟道界面处的掺杂离子聚集区可以阻止镍基金属硅化物的横向生长，因此可防止源漏穿通或栅极泄漏电流，从而提高器件可靠性，进一步提高了产品良率。此外，该掺杂离子的聚集区还可以降低镍基金属硅化物源漏与沟道区接触的肖特基势垒，从而进一步提高器件的响应速度。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件，包括含硅的衬底、位于所述衬底中的沟道区、位于所述沟道区两侧的源漏区、位于所述沟道区上的栅极结构以及位于所述栅极结构两侧的隔离侧墙，所述源漏区由镍基金属硅化物构成，其特征在于：

所述镍基金属硅化物中具有能抑制镍金属扩散的掺杂离子；其中，所述镍基金属硅化物与所述沟道区的界面处还具有所述掺杂离子的聚集区，所述聚集区位于隔离侧墙下方且未进入所述沟道区，所述聚集区贴近隔离侧墙的外侧、且位于隔离侧墙的内侧。

2.如权利要求1所述的半导体器件，其中，所述掺杂离子为碳、氮、氧、氟、硫的任一种及其组合。

3.如权利要求1所述的半导体器件，其中，所述掺杂离子的剂量为1×10¹³cm^-2至8×10¹⁵cm^-2。

4.如权利要求1所述的半导体器件，其中，所述衬底为体硅或绝缘体上硅(SOI)。

5.如权利要求1所述的半导体器件，其中，所述镍基金属硅化物为NiSi、NiPtSi、NiCoSi或NiPtCoSi。

6.一种半导体器件的制造方法，包括：

在含硅的衬底上形成栅极结构；

在所述栅极结构两侧形成隔离侧墙；

将能抑制镍金属扩散的掺杂离子倾斜注入至所述隔离侧墙下方的衬底中，所述掺杂离子的分布区仅位于所述隔离侧墙的下方；

在所述衬底、所述栅极结构上沉积镍基金属层；

快速热退火，以使所述隔离侧墙两侧的所述镍基金属层与所述衬底反应形成镍基金属硅化物，所述镍基金属硅化物作为源漏区，所述栅极结构下方的衬底成为沟道区且介于所述源漏区之间，同时，所述掺杂离子分布在所述源漏区中，所述镍基金属硅化物朝向所述沟道区而延伸越过所述隔离侧墙的外侧；

剥除未反应的所述镍基金属层。

7.如权利要求6所述的半导体器件的制造方法，其中，在快速热退火时，在所述镍基金属硅化物/所述沟道区的界面处还形成掺杂离子的聚集区，所述掺杂离子的聚集区位于所述隔离侧墙下方且未进入所述沟道区。

8.如权利要求6所述的半导体器件的制造方法，其中，所述掺杂离子为碳、氮、氧、氟、硫的任一种及其组合。

9.如权利要求6所述的半导体器件的制造方法，其中，所述掺杂离子的剂量为1×10¹³cm^-2至8×10¹⁵cm^-2。

10.如权利要求6所述的半导体器件的制造方法，其中，所述衬底为体硅或绝缘体上硅(SOI)。

11.如权利要求6所述的半导体器件的制造方法，其中，所述掺杂离子倾斜注入为室温注入或低温注入。

12.如权利要求11所述的半导体器件的制造方法，其中，所述低温注入是在0℃至-250℃下进行的。

13.如权利要求6所述的半导体器件的制造方法，其中，所述掺杂离子的倾斜注入在所述隔离侧墙下方的衬底中形成口袋状或光晕状的掺杂离子分布区。

14.如权利要求13所述的半导体器件的制造方法，其中，包含有掺杂离子的硅在快速热退火阶段被完全消耗。

15.如权利要求6所述的半导体器件的制造方法，其中，所述镍基金属硅化物为NiSi、NiPtSi、NiCoSi或NiPtCoSi。