CN103000675B

CN103000675B - 低源漏接触电阻mosfets及其制造方法

Info

Publication number: CN103000675B
Application number: CN201110264987.4A
Authority: CN
Inventors: 罗军; 赵超; 叶甜春
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2015-11-25
Anticipated expiration: 2031-09-08
Also published as: CN103000675A

Abstract

本发明公开了一种在后栅工艺中有效降低了源漏接触电阻的MOSFET及其制作方法，包括：衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。依照本发明的有效降低源漏接触电阻的器件及其制造方法，在金属硅化物与掺杂源漏区之间的界面处具有掺杂离子的分凝区，能有效降低肖特基势垒高度，从而大大降低了源漏接触电阻，进一步提高了器件的性能。

Description

低源漏接触电阻MOSFETS及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种有效降低了源漏接触电阻的由后栅工艺制造的MOSFETS及其相应的制造方法。

背景技术

IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。

图1所示为现有技术中重掺杂源漏上带有金属硅化物的MOSFET，其中，在衬底100上形成由栅介质层210、栅电极220共同构成的栅堆叠结构200，以栅堆叠结构200为掩模进行第一次源漏离子注入形成轻掺杂源漏区(LDD)或源漏扩展区310，然后在栅堆叠结构200两侧形成有隔离侧墙400，以隔离侧墙400为掩模进行第二次源漏离子注入形成重掺杂源漏区320，然后通过自对准硅化物工艺在隔离侧墙400两侧的重掺杂源漏区320上形成金属硅化物的源漏接触500。值得注意的是，图1以及后续附图中，为了方便示意起见，仅显示了体硅衬底上的各种结构，但是本发明依然适用于SOI衬底。

为了简便明了起见，仅显示了MOSFET器件的左半边结构，其中源漏串联寄生电阻Rsd如图所示由四部分电阻串联构成，包括源漏扩展区310与栅堆叠200重叠部分的电阻Rov、源漏扩展区310的电阻Rext、源漏接触500下方重掺杂源漏区320的电阻Rdp、源漏接触500与重掺杂源漏区320之间的接触电阻Rcsd，也即Rsd＝Rcsd+Rdp+Rext+Rov。随着技术节点持续推进，器件尺寸持续减小，这些电阻随着器件尺寸缩小均会增大，而其中接触电阻Rcsd尤为重要、起到了越来越重要的作用。例如在物理栅长小于53nm的器件中，接触电阻Rcsd占整个源漏串联寄生电阻Rsd的60％以上。

如下表1所示，依照2010年技术路线图，在未来十年时间内，全耗尽SOI(FDSOI)器件所能允许的最大接触电阻将达到10^-9Ω*cm²的量级，这给器件设计和制造带来了极大的挑战。

表1

而由金属与半导体(例如n型半导体)之间的导电机制可知，接触电阻是势垒高度和宽度的函数：当半导体掺杂浓度较低、肖特基势垒高度较大时，导电机制为热电子发射，金属与半导体构成肖特基接触；当半导体掺杂浓度适中、肖特基势垒高度中等时，导电机制为热电子-场发射的结合，金属与半导体之间的接触介于肖特基接触与欧姆接触之间；当半导体掺杂浓度较高、肖特基势垒高度较低时，导电机制为场发射，金属与半导体构成欧姆接触，此时电子能较容易越过势垒也即接触电阻较低。可见，为了降低接触电阻Rcsd，金属与半导体之间必须构成欧姆接触。

接触电阻Rcsd的大小由其电阻率ρc确定，而对于欧姆接触而言，ρc正比于和肖特基势垒高度、掺杂浓度以及有效载流子质量相关的函数，如下数学式(1)所示：

其中，ρc为接触电阻Rcsd的电阻率，ΦB为肖特基势垒高度，N为源漏掺杂浓度，m*为有效载流子质量。

由上述数学式(1)可见，降低ρc从而降低接触电阻Rcsd的方法大致包括以下三种：

1、增大源漏区掺杂浓度N，例如通过加大注入剂量、激光退火增大界面杂质分布、提升源漏增大源漏结深等等；

2、减小肖特基势垒高度ΦB，例如依照NMOS与PMOS类型不同采用不同的金属硅化物材质以分别降低NMOS中电子的ΦB和PMOS中空穴的ΦB(也即双硅化物工艺)；

3、通过带隙工程(或设计)降低有效载流子质量m*，例如在源漏区使用例如Si1-xGex的窄带隙材料。

然而，上述三种方法存在很大的局限性。

对于上述方法1而言，由于掺杂剂或杂质在硅中的固溶度极限限制，无法持续增大源漏区掺杂浓度N，也即N存在一个最大值。

对于上述方法2而言，由于硅化物材质不同，在制作MOS时需要按照N、PMOS类型不同制作不同的版图和沉积不同的金属材质，工艺复杂度大大提升，无法应用于实际生产。

对于上述方法3而言，仅变更源漏区材质似乎工艺较简单，然而杂质在Si1-xGex中的掺杂浓度不如在Si中的浓度高，也即虽然降低了m*但是N又降低了，整个器件的ρc降低效果并不明显。

由此可见，在现有的掺杂源漏MOSFETs制造技术中，难以采用已知的方法来有效降低源漏接触电阻。因此，亟需一种能有效降低源漏接触电阻的半导体器件及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种能有效降低源漏接触电阻的半导体器件及其制造方法。

为此，本发明提供了一种在后栅工艺中有效降低了源漏接触电阻的MOSFET，包括：衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。

其中，源漏区包括源漏扩展区和重掺杂源漏区。

其中，栅极介质层包括高k材料，栅极金属层包括金属、金属合金、金属氮化物，层间介质包括氧化硅、氮氧化硅、低k材料，源漏接触塞包括接触垫层和金属接触材料。

其中，金属硅化物包括NiSi、PtSi、CoSi₂、NiPtSi、NiCoSi₂、PtCoSi₂、NiPtCoSi₂。

其中，对于NMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合，对于PMOS而言，掺杂离子包括B、Al、Ga、In及其组合。

其中，接触垫层材质包括但不限于Ti、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。

本发明还提供了一种有效降低了源漏接触电阻的MOSFET的制造方法，包括步骤：在衬底上形成由垫层、假栅极和盖层构成的假栅极堆叠结构；在假栅极堆叠结构两侧形成源漏区和栅极侧墙；在源漏区上形成层间介质；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极介质层和栅极金属层构成的栅极堆叠结构；在层间介质中光刻/刻蚀形成源漏接触孔，暴露出源漏区；在源漏接触孔中的源漏区上形成金属硅化物；对金属硅化物注入掺杂离子；执行推进退火，使得掺杂离子分凝在金属硅化物与源漏区的界面处而形成掺杂离子的分凝区；在源漏接触孔中形成源漏接触塞。

其中，垫层包括氧化硅，假栅极包括多晶硅、非晶硅、微晶硅、氧化物及其组合，盖层包括氮化硅。

其中，形成源漏区和栅极侧墙的步骤包括：以假栅极堆叠结构为掩模进行第一次源漏离子注入，在假栅极堆叠结构两侧的衬底中形成源漏扩展区；在假栅极堆叠结构两侧的衬底上形成栅极侧墙；以栅极侧墙为掩模进行第二次源漏离子注入，在栅极侧墙两侧的衬底中形成重掺杂源漏区。

其中，形成层间介质的步骤包括：在源漏区、假栅极堆叠结构、栅极侧墙上沉积层间介质，平坦化层间介质直至暴露假栅极，其中层间介质包括氧化硅、氮氧化硅、低K材料。

其中，形成栅极堆叠结构的步骤包括：在栅极沟槽中沉积栅极介质层和栅极金属层，平坦化直至暴露层间介质层，其中，栅极介质层包括高k材料，栅极金属层包括金属、金属合金、金属氮化物。

其中，形成金属硅化物的步骤包括：在层间介质层上以及源漏接触孔中形成金属层；执行硅化物退火工艺，使得金属层与源漏区中的硅反应生成金属硅化物；剥除未反应的金属层。其中，金属层包括Ni、Pt、Co、Ni-Pt、Ni-Co、Pt-Co、Ni-Pt-Co，其厚度为1～30nm。其中，硅化物退火工艺为450-550℃下的快速热退火，或者硅化物退火工艺包括在300℃的第一退火以及在450-550℃下的第二退火。

其中，推进退火温度为400-1200℃。其中，推进退火为RTA、激光退火或微波退火。

其中，形成源漏接触塞的步骤包括：在源漏接触孔中沉积接触垫层和金属接触材料并平坦化直至暴露层间介质，接触垫层材质包括但不限于Ti、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。

依照本发明的能有效降低源漏接触电阻的器件及其制造方法，在金属硅化物的源漏接触与掺杂源漏区之间的界面处具有掺杂离子的分凝区，能有效降低肖特基势垒高度，从而大大降低了源漏接触电阻，进一步提高了器件的性能。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为现有技术的掺杂源漏MOSFETs的剖面示意图；以及

图2至图10为依照本发明的可有效降低源漏接触电阻的半导体器件及其制造方法的各个步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效降低源漏接触电阻的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

首先，参照附图2，形成基础结构。如图2所示为基础结构的剖面示意图。首先，形成衬底中有源区的隔离结构，例如在衬底10上沉积氧化物和/或氮化物组成的牺牲层和刻蚀停止层(未示出)，涂敷光刻胶并曝光显影，去除非有源区上的光刻胶，执行刻蚀在衬底中形成沟槽，然后去除光刻胶，在整个衬底上包括沟槽中填充作为隔离介质的氧化物，然后再次光刻，去除有源区上的氧化物，从仅在之前形成的沟槽中留有氧化物，最终构成浅沟槽隔离(STI)20。其中衬底10可以是体硅、绝缘体上硅(SOI)或者是含硅的其他化合物半导体衬底，例如SiGe、SiC等等，以及这些物质的组合。在本发明一个实施例中，衬底10优选为Si或SOI。STI20的填充材料可以是氧化硅或氮氧化硅。除了STI之外，还可以采用LOCOS工艺形成热氧化物隔离，但是对于小尺寸器件，还是优选使用STI。需要说明的是，虽然附图中仅显示了两STI包围的一个有源区及其中的一个类型的MOSFETs(例如NMOS)，但是本发明可适用于其他MOS器件(例如PMOS)、CMOS器件或单元阵列的多个MOSFETs。

在具有浅沟槽隔离(STI)20的衬底10上通过CVD等常规方法形成垫层31，作为后栅工艺中刻蚀或腐蚀去除假栅时的衬垫层、衬底保护层或蚀刻终止层，用于保护衬底，其材质例如是氧化硅。在垫层31上通过CVD等常规方法沉积形成假栅极32，其材质包括多晶硅、非晶硅、微晶硅、氧化物(特别是氧化硅)、也可以是这些物质组合的叠层或混合物。在假栅极32上沉积盖层33，其材质通常是氮化物，例如氮化硅(SiN)，用于稍后刻蚀或注入的掩模层。采用常用的光刻掩模刻蚀工艺形成由垫层31、假栅极32以及盖层33重叠构成的假栅极堆叠结构30。

以假栅极堆叠结构30为掩模进行第一次源漏离子注入，在假栅极堆叠结构30两侧的被隔离结构STI20包围的有源区中形成结深较浅、浓度较低的轻掺杂源漏区(LDD)或源漏扩展区41。在整个器件表面沉积例如为氮化硅或氮氧化硅材料层并各向异性刻蚀形成栅极侧墙50。以栅极侧墙50为掩模，进行第二次源漏离子注入，在栅极侧墙50两侧的有源区中形成结深较深、浓度较高的重掺杂源漏区42。

其次，参照图3，在整个结构也即衬底10(包括重掺杂源漏区42)、STI20、假栅极堆叠结构30上沉积层间介质(ILD)60。ILD60通常是氧化硅、氮氧化硅或其他低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后采用例如化学机械抛光(CMP)等常规平坦化技术来处理ILD60，直至暴露出假栅极32(此时假栅极32顶部的氮化物盖层33也一同被完全CMP去除)。

再次，参照图4，去除假栅极32以及垫层31，形成栅极沟槽34。例如通过湿法腐蚀液来湿法刻蚀去除。其中，当假栅极32为硅(多晶、非晶或微晶)材质时，可采用KOH、NH₄OH、TMAH等碱性溶液腐蚀去除硅的假栅极32；当假栅极32和/或垫层31为氧化硅材质时，可采用HF基腐蚀液，例如稀释HF酸(DHF)、缓释刻蚀液(BOE，HF与NH₄F混合物)；当假栅极32和/或垫层31为氮氧化硅时，采用HF与H₂O₂混合溶液来刻蚀。

接着，参照图5，在栅极沟槽34中以及ILD60上依次沉积栅极介质层71和栅极金属层72。可以采用LPCVD、PECVD、MOCVD、MBE等常规方法沉积栅极介质层71，其材质为高k材料，包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃)、钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))。随后在850℃下执行高温退火，以减小栅极介质层71与衬底中沟道区之间界面处的缺陷密度，提高器件可靠性。之后采用磁控溅射、MOCVD等方法沉积栅极金属层72，其材质包括W、Cu、Mo、Ti、Al、Ta等金属、金属合金以及金属氮化物。

随后，参照图6，采用例如CMP等平坦化技术处理栅极介质层71以及栅极金属层72，直至暴露出ILD60。最终在原来的栅极沟槽34的位置上留下了栅极介质层71以及栅极金属层72构成的栅极堆叠结构70，其中栅极介质层71位于栅极金属层72下方以及侧面。

然后，参照图7，在ILD60中光刻/刻蚀形成源漏接触孔61。例如涂敷光刻胶并曝光显影之后，采用湿法腐蚀液刻蚀ILD60或者采用等离子体干法刻蚀ILD60，直至暴露出重掺杂区42，形成源漏接触孔61。

此后，参照图8，在整个结构也即ILD60、源漏接触孔61、重掺杂源漏区42、栅极堆叠结构70上沉积金属薄层80。金属薄层80的材质可以是镍(Ni)、铂(Pt)、钴(Co)、镍铂合金(Ni-Pt，其中Pt含量可小于等于8％摩尔)、镍钴合金(Ni-Co，其中Co含量可小于等于10％摩尔)、铂钴合金(Pt-Co)或镍铂钴三元合金(Ni-Pt-Co，其中Pt含量可小于等于8％摩尔，Co含量可小于等于10％摩尔)。金属薄层80的厚度范围从1至30nm。

接着，形成作为源漏接触的金属硅化物81。执行硅化物退火工艺，特别是在约450-550℃下进行快速热退火(RTP，退火时间一般为1微秒至100秒，所使用的激光、离子束、电子束或非相干宽带光源的能量密度约为1至100J/cm²)，源漏接触孔61中沉积的金属薄层80与重掺杂源漏区42表面的硅反应并消耗该部分硅而生成相应的金属硅化物，剥除未反应的金属薄层80的那部分，在剩余的重掺杂源漏区42上留下金属硅化物81以作为MOSFETs的源漏接触。金属硅化物81依照金属薄层80材质不同而相应的可以是NiSi、PtSi、CoSi₂、NiPtSi、NiCoSi₂、PtCoSi₂或NiPtCoSi₂。

上述硅化物退火工艺也可以采用两步退火。首先，执行低温的第一退火，退火温度约为300℃。低温退火之后，与重掺杂源漏区42直接接触的金属薄层80部分会与重掺杂源漏区42中的单晶硅发生反应形成富金属相的金属硅化物。在此约300℃的低退火温度下，栅极侧墙50上的金属薄层不太可能绕过隔离侧墙横向扩散到衬底特别是沟道区中。接着，剥除未反应的金属薄层80。在约450至500℃的温度下进行高温的第二退火，使得富金属相的金属硅化物转化为具有低电阻率的金属硅化物81，作为源漏区接触，从而减小接触电阻、提高器件响应速度。金属硅化物的横向生长由于采用两步温度不同的退火而在一定程度上得到抑制。

最终得到的金属硅化物81，其沿沟道方向与重掺杂源漏区42的界面大致平行并位于栅极侧墙50的外侧，其沿垂直于沟道方向也即衬底纵深方向与重掺杂源漏区42的界面位于重掺杂源漏区42，也即完全位于重掺杂源漏区42中。金属硅化物81与其下方的重掺杂源漏42之间的接触电阻，也即前述的Rcsd，很大程度上决定了最终的源漏寄生串联电阻。因此，如何处理金属硅化物81的界面以降低电阻成为本发明的关键。

为此，参照图9，对整个器件进行掺杂离子注入。由于受到ILD60、栅极堆叠结构70以及栅极侧墙50的阻挡，垂直注入的离子仅能够注入暴露在源漏接触孔61中的金属硅化物81，且通过外加控制注入离子的能量(例如30～70KeV)，使得注入离子仅分布在金属硅化物81中而不进入下方的重掺杂源漏42。对于NMOS而言，注入的离子可包括N、P、As、O、S、Se、Te、F、Cl等等及其组合，对于PMOS而言，注入的离子可包括B、Al、Ga、In等等及其组合。这些注入的掺杂离子将改善、调整金属硅化物81的功函数，从而控制其肖特基势垒高度。剂量范围从1×10¹⁵至1×10¹⁹cm^-2。

接着，参照附图10，执行驱动或推进退火。在约400～1200℃下进行高温的推进退火，推进退火可以为RTA、激光退火或微波退火。高温退火使得上述注入的掺杂离子受到驱动或推进，从而分凝在金属硅化物81与重掺杂源漏区42的界面处而形成掺杂离子的分凝区82，能有效降低肖特基势垒高度Φ_B从而减小电阻率ρ_c。

最后，与传统的MOSFET工艺类似，形成后续器件结构。例如在源漏接触孔61中沉积接触垫层和金属接触材料并CMP平坦化直至暴露层间介质层60以形成最终的源漏接触塞90。接触垫层材质包括但不限于Ti、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。

以上依照本发明的制造方法，形成的新型MOSFET器件结构，如图10所示。衬底10中具有浅沟槽隔离(STI)20；衬底10中被STI20包围的有源区上具有栅极堆叠结构70，包括栅极介质层71和栅极金属层72，其中栅极介质层71位于栅极金属层72下方以及侧面；栅极堆叠结构70两侧的衬底10中具有源漏区40，包括轻掺杂的源漏扩展区41以及重掺杂源漏区42；栅极堆叠结构70两侧的衬底10上具有栅极侧墙50；源漏区40(尤其是重源漏区42)与源漏接触塞90之间具有金属硅化物81；金属硅化物81与源漏区40的界面处具有掺杂离子的分凝区82，能有效降低肖特基势垒高度Φ_B从而减小电阻率ρ_c。

依照本发明的有效降低源漏接触电阻的器件及其制造方法，在金属硅化物的源漏接触与掺杂源漏区之间的界面处具有掺杂离子的分凝区，能有效降低肖特基势垒高度，从而大大降低了源漏接触电阻，进一步提高了器件的性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种在后栅工艺中有效降低了源漏接触电阻的MOSFET，包括：含硅的衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的包括源漏扩展区和重掺杂源漏区的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、重掺杂源漏区上层间介质中的源漏接触塞、重掺杂源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与重掺杂源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面，掺杂离子的分凝区和金属硅化物与栅极侧墙间隔开，分凝区与源漏扩展区分离。

2.如权利要求1的MOSFET，其中，栅极介质层包括高k材料，栅极金属层包括金属、金属合金、金属氮化物，层间介质包括氧化硅、氮氧化硅、低k材料，源漏接触塞包括接触垫层和金属接触材料。

3.如权利要求2的MOSFET，其中，接触垫层材质包括但不限于Ti、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。

4.如权利要求1的MOSFET，其中，金属硅化物包括NiSi、PtSi、CoSi₂、NiPtSi、NiCoSi₂、PtCoSi₂、NiPtCoSi₂。

5.如权利要求1的MOSFET，其中，对于NMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合，对于PMOS而言，掺杂离子包括B、Al、Ga、In及其组合。

6.一种有效降低了源漏接触电阻的MOSFET的制造方法，包括步骤：在含硅的衬底上形成由垫层、假栅极和盖层构成的假栅极堆叠结构；

在假栅极堆叠结构两侧形成源漏区和栅极侧墙，源漏区包括源漏扩展区和重掺杂源漏区；

在源漏区上形成层间介质；

去除假栅极堆叠结构，形成栅极沟槽；

在栅极沟槽中形成栅极介质层和栅极金属层构成的栅极堆叠结构，其中形成栅极介质层之后、形成栅极金属层之前执行退火以减小栅极介质层与衬底之间界面处的缺陷密度；

在层间介质中光刻/刻蚀形成源漏接触孔，暴露出重掺杂源漏区；

在源漏接触孔中的重掺杂源漏区上形成金属硅化物；

对金属硅化物注入掺杂离子，注入的离子不进入重掺杂源漏区；

执行推进退火，使得掺杂离子分凝在金属硅化物与重掺杂源漏区的界面处而形成掺杂离子的分凝区，掺杂离子的分凝区和金属硅化物与栅极侧墙间隔开，分凝区与源漏扩展区分离；

在源漏接触孔中形成源漏接触塞。

7.如权利要求6的方法，垫层包括氧化硅，假栅极包括多晶硅、非晶硅、微晶硅、氧化物及其组合，盖层包括氮化硅。

8.如权利要求6的方法，其中，形成源漏区和栅极侧墙的步骤包括：

以假栅极堆叠结构为掩模进行第一次源漏离子注入，在假栅极堆叠结构两侧的衬底中形成源漏扩展区；

在假栅极堆叠结构两侧的衬底上形成栅极侧墙；

以栅极侧墙为掩模进行第二次源漏离子注入，在栅极侧墙两侧的衬底中形成重掺杂源漏区。

9.如权利要求6的方法，其中，形成层间介质的步骤包括：

在源漏区、假栅极堆叠结构、栅极侧墙上沉积层间介质，平坦化层间介质直至暴露假栅极，其中层间介质包括氧化硅、氮氧化硅、低K材料。

10.如权利要求6的方法，其中，形成栅极堆叠结构的步骤包括：

在栅极沟槽中沉积栅极介质层和栅极金属层，平坦化直至暴露层间介质层，其中，栅极介质层包括高k材料，栅极金属层包括金属、金属合金、金属氮化物。

11.如权利要求6的方法，形成金属硅化物的步骤包括：

在层间介质层上以及源漏接触孔中形成金属层；

执行硅化物退火工艺，使得金属层与重掺杂源漏区中的硅反应生成金属硅化物；

剥除未反应的金属层。

12.如权利要求11的方法，其中，金属层包括Ni、Pt、Co、Ni-Pt、Ni-Co、Pt-Co、Ni-Pt-Co，其厚度为1～30nm。

13.如权利要求11的方法，其中，硅化物退火工艺为450-550℃下的快速热退火，或者硅化物退火工艺包括在300℃的第一退火以及在450-550℃下的第二退火。

14.如权利要求6的方法，其中，对于NMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合，对于PMOS而言，掺杂离子包括B、Al、Ga、In及其组合。

15.如权利要求6的方法，其中，推进退火温度为400-1200℃。

16.如权利要求6的方法，其中，推进退火为RTA、激光退火或微波退火。

17.如权利要求6的方法，其中，形成源漏接触塞的步骤包括：在源漏接触孔中沉积接触垫层和金属接触材料并平坦化直至暴露层间介质，接触垫层材质包括但不限于Ti、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。