CN110581175A - 一种pmos晶体管、pmos晶体管的制备方法及电子设备 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 207
- 239000002184 metal Substances 0.000 claims abstract description 207
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 55
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000004888 barrier function Effects 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 228
- 238000000137 annealing Methods 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 4
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 239000010936 titanium Substances 0.000 description 19
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 238000005204 segregation Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LJALLTFZINFVOE-UHFFFAOYSA-N [Ge].[Si].[Pt].[Ni] Chemical compound [Ge].[Si].[Pt].[Ni] LJALLTFZINFVOE-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种PMOS晶体管,包括:衬底,依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区,围绕在沟道区外围形成有栅堆叠;其中,在第一源/漏区和第二源/漏区上叠置有金属硅化物层,在金属硅化物层上叠置有金属层;金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。本发明所述PMOS晶体管,在金属层与第一源/漏区、第二源/漏区之间,分别插入一层金属硅化物层,相比现有PMOS晶体管中形成的金属层与第一源/漏区、第二源/漏区接触,能有效降低PMOS晶体管中源漏区接触电阻。同时,本发明还提供一种POMS晶体管的制备方法,以及一种电子设备。
Description
技术领域
本发明涉及半导体技术领域,具体涉及一种PMOS晶体管,同时,还涉及一种PMOS晶体管的制备方法,以及一种电子设备。
背景技术
随着技术的发展,集成电路中器件的集成化程度越来越高,导致晶片上的单个器件的尺寸也越来越小,而COMS(互补金属氧化物半导体)技术进入到16或14纳米及以下技术节点,源漏区接触电阻对器件性能的提升起着至关重要的作用。
目前CMOS器件中的源漏接触大多采用Ti(钛)金属硅化物,由于Ti与p-SiGe(p型锗化硅)之间往往形成较高的肖特基势垒,故难以同时在NMOS(负极通道金属氧化物半导体)和PMOS(正极通道金属氧化物半导体)中形成低接触电阻率,而且,由于杂质B(硼)在锗硅源漏中的固浓度限制,相比NMOS来说,降低PMOS的接触电阻率更具挑战。
发明内容
为了克服现有PMOS晶体管中源漏区接触电阻率较高,导致器件性能差的技术问题,本发明提供了一种PMOS晶体管、PMOS晶体管的制备方法及电子设备。
本发明所述的PMOS晶体管,包括:衬底,
依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区,围绕在沟道区的外围形成有栅堆叠;
其中,在第一源/漏区和第二源/漏区上叠置有金属硅化物层,并在金属硅化物层上叠置有金属层;
金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。
优选地,金属硅化物层、第一源/漏区和第二源/漏区内均掺杂有B,且金属硅化物层内B的分布浓度,与第一源/漏区和第二源/漏区内B的分布浓度不同。
优选地,还包括间隔物,间隔物围绕在栅堆叠的外围;
氧化物隔层,氧化物隔层形成在衬底、间隔物上,氧化物隔层顶部叠置有金属层;
接触孔,接触孔由氧化物隔层的顶部向下延伸,并与第一源/漏区和第二源/漏区相对,接触孔的侧壁上沉积有金属层。
优选地,还包括浅沟道隔离,浅沟道隔离嵌于衬底中,且位于第一源/漏区和第二源/漏区的外侧。
优选地,金属硅化物层为Ni(Pt)SiGe(镍(铂)锗硅)。
优选地,金属硅化物层的层厚为1至5纳米。
优选地,金属层为Ti或TiN(氮化钛)。
优选地,金属层的层厚为5至10纳米。
优选地,金属层包括第一金属层,以及叠置在第一金属层上的第二金属层,其中,第一金属层为Ti,第二金属层为TiN。
优选地,第一金属层的层厚为5至10纳米,第二金属层的层厚为5至10纳米。
优选地,栅堆叠包括高介电常数层和金属栅,由高介电常数层和金属栅叠加形成HKMG(高K金属栅技术)。
优选地,第一源/漏区和第二源/漏区均为p-SiGe。
本发明还提供一种PMOS晶体管的制备方法,包括以下步骤:
提供衬底;
在衬底上形成栅堆叠,以及在栅堆叠的两侧分别形成第一源/漏区和第二源/漏区;
沉积第三金属层,并进行第一次退火处理,将第三金属层形成富金属相层,并去除未反应的第三金属层;
沉积金属层,并进行第二次退火处理,将富金属相层形成金属硅化物层,其中,金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。
优选地,在栅堆叠的顶部和侧壁形成间隔物;
沉积第三金属层前,在已形成的结构上沉积一层氧化物隔层;并自氧化物隔层的顶部向下刻蚀接触孔,接触孔与第一源/漏区或第二源/漏区对应。
优选地,在衬底上形成栅堆叠前,在衬底中形成浅沟道隔离,浅沟道隔离位于第一源/漏区和第二源/漏区的外侧。
优选地,在形成接触孔后且在沉积第三金属层之前,在已形成的结构上注入B。
优选地,在第一次退火处理,将第三金属层形成富金属相层后,且在沉积金属层前,在已形成的结构上注入B。
优选地,注入B时的能量为0.5至2keV,剂量为1*1015cm-3至1*1016cm-3。
优选地,第三金属层为Ni(Pt)(镍(铂)),金属硅化物层为Ni(Pt)SiGe。
优选地,第三金属层的层厚为1至5纳米。
优选地,金属层为Ti或TiN。
优选地,金属层的层厚为5至10纳米。
优选地,金属层包括第一金属层,以及叠置在第一金属层上的第二金属层;其中,第一金属层为Ti,所述第二金属层为TiN。
优选地,第一金属层的层厚为5至10纳米,第二金属层的层厚为5至10纳米。
优选地,第一次退火处理的退火温度为200至300摄氏度,退火时间为30至60秒。
优选地,第二次退火处理的退火温度为400至600摄氏度,退火时间为10至30秒。
同时,本发明还提供一种电子设备,包括上述的任一种PMOS晶体管形成的集成电路。
综上所述,本发明所述的PMOS晶体管,在金属层与第一源/漏区、第二源/漏区之间,分别插入了一层超薄的金属硅化物层,即形成了金属层、金属硅化物层以及第一源/漏区或第二源/漏区接触,同时,金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒;相比于现有PMOS晶体管中形成的金属层与第一源/漏区或第二源/漏区接触,能够有效降低PMOS晶体管中源漏区接触电阻,同时,在金属硅化物层分别与第一源/漏区、第二源/漏区的界面处引入B的分凝,相比于金属层分别与第一源/漏区、第二源/漏区的界面之间,B在金属硅化物层分别与第一源/漏区、第二源/漏区的界面处存在显著的分凝,可进一步降低接触电阻率。
本发明所述的PMOS晶体管的制备方法,在已形成的结构上沉积金属层,形成金属与半导体之间的接触前,先沉积一层第三金属层,第三金属层的功函数高于金属层的功函数,这样,第三金属层与第一源/漏区、第二源/漏区之间的功函数差值较小,即能够成形较低的肖特基势垒,能够有效降低源漏区接触电阻,并在金属硅化物层分别与第一源/漏区、第二源/漏区的界面处引入B的分凝,可进一步降低接触电阻率。
同时,本发明还提供一种电子设备,电子设备采用了上述任一种POMS晶体管,因此相应具有同样的有益效果。
附图说明
图1是本发明中提供衬底,并在衬底中形成浅沟道隔离结构示意图;
图2是本发明中形成栅堆叠、间隔物、第一源/漏区和第二源/漏区后结构示意图;
图3是本发明中刻蚀接触孔后结构示意图;
图4是本发明中沉积第一金属后结构示意图;
图5是本发明中去除未反应的第一金属后结构示意图;
图6是本发明的一实施例中PMOS晶体管结构示意图;
图7是本发明的另一实施例中PMOS晶体管结构示意图。
其中,1为衬底,2为第一源/漏区,3为第二源/漏区,4为沟道区,5为栅堆叠,6为金属硅化物层,7为金属层,70为第一金属层,71为第二金属层,8为间隔物,9为浅沟道隔离,10为氧化物隔层,11为接触孔,12为第三金属层。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是,本发明还可以采用其他不同于在此描述的其他方式来实施,因此,本发明并不限于下面公开的具体实施例的限制。
现有PMOS晶体管其源漏区采用p-SiGe,源漏接触大多采用Ti金属硅化物,而Ti与p-SiGe之间往往会形成较高的肖特基势垒,即现有PMOS晶体管中的源漏接触电阻率较高,随着晶片上的单个器件的尺寸越来越小,源漏接触电阻对器件性能的提升起着至关重要的作用,虽然接触电阻率与金属、半导体接触的肖特基势垒和半导体的掺杂浓度相关,但是由于杂质B在锗硅源漏中的固浓度限制,不能单一通过调整掺杂浓度以降低PMOS晶体管的源漏区接触电阻率,故相对于NMOS来说,降低PMOS晶体管的源漏区接触电阻率更难实现。
而本发明所述的PMOS晶体管在Ti与p-SiGe之间插入了一层超薄的Ni(Pt)SiGe,形成了Ti、Ni(Pt)SiGe、p-SiGe接触,有效地降低了源漏区接触电阻率,同时,在Ni(Pt)SiGe、p-SiGe界面处引入B的分凝,相比于Ti、p-SiGe界面之间,B在Ni(Pt)SiGe、p-SiGe界面处存在显著的分凝,可进一步降低接触电阻率。
具体如下:
本发明提供了一种PMOS晶体管,包括:衬底1,
依次叠置在衬底1上且彼此邻接的第一源/漏区2、沟道区4和第二源/漏区3,围绕在沟道区4的外围形成有栅堆叠5;
其中,在第一源/漏区2和第二源/漏区3上叠置有金属硅化物层6,并在金属硅化物层6上叠置有金属层7;
金属硅化物层6与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒低于金属层7与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒。
进一步地,金属硅化物层6、第一源/漏区2和第二源/漏区3内均掺杂有B,且金属硅化物层6内B的分布浓度,与第一源/漏区2和第二源/漏区3内B的分布浓度不同。
进一步地,PMOS晶体管还包括间隔物8,间隔物8围绕在栅堆叠5的外围;
氧化物隔层10,氧化物隔层10形成在衬底1、间隔物8上,氧化物隔层10顶部叠置有金属层7;
接触孔11,接触孔11由氧化物隔层10的顶部向下延伸,并与第一源/漏区2和第二源/漏区3相对,接触孔11的侧壁上沉积有金属层7。
进一步地,PMOS晶体管还包括浅沟道隔离9,浅沟道隔离9嵌于衬底1中,且位于第一源/漏区2和第二源/漏区3的外侧。
进一步地,金属硅化物层6为Ni(Pt)SiGe。
进一步地,金属硅化物层6的层厚为1至5纳米。
进一步地,金属层7为Ti或TiN。
进一步地,金属层7的层厚为5至10纳米。
进一步地,金属层7包括第一金属层70,以及叠置在第一金属层70上的第二金属层71,其中,第一金属层70为Ti,第二金属层71为TiN。
进一步地,第一金属层70的层厚为5至10纳米,第二金属层71的层厚为5至10纳米。
进一步地,栅堆叠5包括高介电常数层和金属栅,由高介电常数层和金属栅叠加形成HKMG。
进一步地,第一源/漏区2和第二源/漏区3均为p-SiGe。
本发明所述的PMOS晶体管,在金属层7与第一源/漏区2、第二源/漏区3之间,分别插入了一层超薄的金属硅化物层6,即形成了金属层7、金属硅化物层6以及第一源/漏区2或第二源/漏区3接触,同时,金属硅化物层6与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒低于金属层7与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒;相比于现有PMOS晶体管中形成的金属层7与第一源/漏区2或第二源/漏区3接触,能够有效降低PMOS晶体管中源漏区接触电阻,同时,在金属硅化物层6分别与第一源/漏区2、第二源/漏区3的界面处引入B的分凝,相比于金属层7分别与第一源/漏区2、第二源/漏区3的界面之间,B在金属硅化物层6分别与第一源/漏区2、第二源/漏区3的界面处存在显著的分凝,可进一步降低接触电阻率。
实施例二
本发明还提供一种PMOS晶体管的制备方法,以下步骤:
S1、提供衬底1;
在本实施例中,衬底1可以为硅衬底、锗衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。
进一步地,在衬底1中形成浅沟道隔离9,其中,浅沟道隔离9为氧化物,形成绝缘结构,所起的作用是与衬底1隔离,参见图1。
S2、在衬底1上形成栅堆叠5,以及在栅堆叠5的两侧分别形成第一源/漏区2和第二源/漏区3;
本实施例中,如图2所示,栅堆叠5形成于沟道区4的上方,栅堆叠5包括栅介质层和栅导电层;优选地,栅堆叠5包括高介电常数层和金属栅,由高介电常数层和金属栅叠加形成HKMG;其中,高介电常数层可以优选HfO2(二氧化铪)、ZrO2(二氧化锆)、TiO2(二氧化钛)或Al2O3(三氧化二铝)等介电常数较高的材料。
本实施例中,第一源/漏区2和第二源/漏区3是在衬底1上,通过外延生长形成;其中,优选地,第一源/漏区2和第二源/漏区3均为p-SiGe。在其他可选实施例中,第一源/漏区2和第二源/漏区3还可以是在衬底1中,经离子注入形成。
进一步地,在栅堆叠5的顶部和侧壁形成间隔物8,以保护栅堆叠5在后续的操作过程中,不受干扰或不与相邻的结构发生反应。
本实施例中,间隔物8为可以包含任何适当材料的介电材料,例如SiO2(二氧化硅)、SiNx(x氮化硅)或其组合物。
进一步地,在上述已形成的结构上沉积一层氧化物隔层10,并自氧化物隔层10的顶部向下刻蚀接触孔11,接触孔11与第一源/漏区2或第二源/漏区3对应,参见图3。
本实施例中,可通过化学气相沉积等技术,在整个结构上沉积一层氧化物隔层10,其中,氧化物隔层10可为SiO2等;而沉积的厚度应足以埋入突出的栅堆叠5与间隔物8;之后,可通过化学机械抛光工艺对所沉积的氧化物隔层10进行抛光,以使得栅堆叠5、第一源/漏区2和第二源/漏区3所对应区域之间的高度相等,从而使得后续在刻蚀接触孔11时,各个区域所对应的接触孔11的深度相同。
本实施例中,在氧化物隔层10中与第一源/漏区2或第二源/漏区3相对应的部位中,可通过反应离子刻蚀技术进行打孔,从而形成第一源/漏区2或第二源/漏区3的接触孔11。
在此,需要指出的是,可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在,因此在本说明书中,只对其进行简要地介绍,以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
进一步地,在形成接触孔11后且在沉积第三金属层12之前,在已形成的结构上注入B,其中,优选地,注入B时的工艺参数分别为:能量为0.5至2keV,剂量为1*1015cm-3至1*1016cm-3。
本实施例中,在形成接触孔11后且在沉积第一金属之前,在已形成的结构上注入B,目的是在完成后续操作后,形成的最终结构内,具体地,在金属硅化物层6分别与第一源/漏区2或第二源/漏区3的界面处引入B的分凝,即B在界面两边的金属硅化物层6、第一源/漏区2或第二源/漏区3中分布浓度不同,这样,可进一步降低接触电阻率。
S3、如图4所示,在上述已形成的结构上沉积第三金属层12,并进行第一次退火处理,将第三金属层12形成富金属相层,并去除未反应的第三金属层12,参见图5;
本实施例中,在已形成的结构上,先沉积一层第三金属层12,其中,优选地,第三金属层12为Ni(Pt),其层厚为1至5纳米;沉积一层第三金属层12后,对整体结构,进行第一次退火处理,其中,优选地,第一次退火处理的退火温度为200至300摄氏度,退火时间为30至60秒。
需要说明的是,退火处理过程中会发生材料的相移,当温度高于材料的相移温度时,该材料就会从原有相转变为另一相,而材料的不同相之间具有不同的原子排列和特征,本实施例中,经第一次退火处理后,直接与第一源/漏区2或第二源/漏区3接触的第三金属层Ni(Pt),形成富金属相层Ni(Pt)2SiGe,而直接与氧化物隔层10接触的第三金属层Ni(Pt),未发生反应,需要通过刻蚀去除,此时,这种刻蚀可通过磷酸、盐酸、硫酸或其混合物等进行的湿法刻蚀,或者也可以通过其他刻蚀方式来进行选择性去除。
需要说明的是,在其他可选实施例中,上述在形成接触孔11后且在沉积第三金属层12之前,在已形成的结构上注入B,此操作步骤还可以在步骤S3完成以后,且在进行步骤S4之前,在已形成的结构上注入B,也可达到相同的目的。
S4、在已形成的结构上沉积金属层7,并进行第二次退火处理,将富金属相层形成金属硅化物层6,其中,金属硅化物层6与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒低于金属层7与第一源/漏区2、第二源/漏区3之间形成的肖特基势垒。
本实施例中,如图6所示,在去除未反应的第一金属Ni(Pt)后,在已形成的整体结构上,先沉积一层第一金属层70,再沉积一层第二金属层71,形成金属层7,其中,第一金属层70为Ti,第二金属层71为TiN,第一金属层70的层厚为5至10纳米,第二金属层71的层厚为5至10纳米;形成金属层7后,对整体结构进行第二次退火处理,其中,优选地,第二次退火处理的退火温度为400至600摄氏度,退火时间为10至30秒;经第二次退火处理后,将富金属相层Ni(Pt)2SiGe,形成金属硅化物层Ni(Pt)SiGe。
在其他可选实施例中,如图7所示,金属层7还可是由Ti或TiN单一材料沉积形成,其层厚为5至10纳米。
本发明所述的PMOS晶体管的制备方法,在金属层7与第一源/漏区2和第二源/漏区3之间,插入了一层超薄的Ni(Pt),因为Ni(Pt)相比于Ti,具有更高的功函数,能够与p-SiGe形成较低的肖特基势垒,利于降低PMOS晶体管中的源漏接触电阻率,并在金属硅化物层6分别与第一源/漏区2、第二源/漏区3的界面处引入B的分凝,可进一步降低接触电阻率;同时,Ni(Pt)相比于Ti更容易与SiGe反应,故在退火处理过程中,所需的热预算较小,降低处理难度;而且,在退火过程中,Ti/TiN金属层薄膜可以作为帽层,利于提高金属硅化物层Ni(Pt)SiGe的热稳定性。
实施例三
本发明还提供一种电子设备,包括实施例一中任一项所述的PMOS晶体管,因此相应具有同样的有益效果。
其中,电子设备可以是智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (27)
1.一种PMOS晶体管,其特征在于,包括:衬底,
依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区,围绕在所述沟道区的外围形成有栅堆叠;
其中,在所述第一源/漏区和第二源/漏区上叠置有金属硅化物层,并在所述金属硅化物层上叠置有金属层;
所述金属硅化物层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒低于所述金属层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒。
2.根据权利要求1所述的PMOS晶体管,其特征在于,所述金属硅化物层、第一源/漏区和第二源/漏区内均掺杂有B,且所述金属硅化物层内B的分布浓度,与所述第一源/漏区和第二源/漏区内B的分布浓度不同。
3.根据权利要求2所述的PMOS晶体管,其特征在于,还包括间隔物,所述间隔物围绕在所述栅堆叠的外围;
氧化物隔层,所述氧化物隔层形成在所述衬底、间隔物上,所述氧化物隔层顶部叠置有所述金属层;
接触孔,所述接触孔由所述氧化物隔层的顶部向下延伸,并与所述第一源/漏区和第二源/漏区相对,所述接触孔的侧壁上沉积有所述金属层。
4.根据权利要求2所述的PMOS晶体管,其特征在于,还包括浅沟道隔离,所述浅沟道隔离嵌于所述衬底中,且位于所述第一源/漏区和第二源/漏区的外侧。
5.根据权利要求2所述的PMOS晶体管,其特征在于,所述金属硅化物层为Ni(Pt)SiGe。
6.根据权利要求2所述的PMOS晶体管,其特征在于,所述金属硅化物层的层厚为1至5纳米。
7.根据权利要求2所述的PMOS晶体管,其特征在于,所述金属层为Ti或TiN。
8.根据权利要求7所述的PMOS晶体管,其特征在于,所述金属层的层厚为5至10纳米。
9.根据权利要求2所述的PMOS晶体管,其特征在于,所述金属层包括第一金属层,以及叠置在所述第一金属层上的第二金属层,其中,所述第一金属层为Ti,所述第二金属层为TiN。
10.根据权利要求9所述的PMOS晶体管,其特征在于,所述第一金属层的层厚为5至10纳米,所述第二金属层的层厚为5至10纳米。
11.根据权利要求2所述的PMOS晶体管,其特征在于,所述栅堆叠包括高介电常数层和金属栅,由所述高介电常数层和所述金属栅叠加形成HKMG。
12.根据权利要求1所述的PMOS晶体管,其特征在于,所述第一源/漏区和第二源/漏区均为p-SiGe。
13.一种PMOS晶体管的制备方法,其特征在于,包括以下步骤:
提供衬底;
在所述衬底上形成栅堆叠,以及在所述栅堆叠的两侧分别形成第一源/漏区和第二源/漏区;
沉积第三金属层,并进行第一次退火处理,将所述第三金属层形成富金属相层,并去除未反应的第三金属层;
沉积金属层,并进行第二次退火处理,将所述富金属相层形成金属硅化物层,其中,所述金属硅化物层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒低于所述金属层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒。
14.根据权利要求13所述的制备方法,其特征在于,在所述栅堆叠的顶部和侧壁形成间隔物;
沉积所述第三金属层前,在已形成的结构上沉积一层氧化物隔层;并自所述氧化物隔层的顶部向下刻蚀接触孔,所述接触孔与所述第一源/漏区或第二源/漏区对应。
15.根据权利要求13所述的制备方法,其特征在于,在所述衬底上形成所述栅堆叠前,在所述衬底中形成浅沟道隔离,所述浅沟道隔离位于所述第一源/漏区和第二源/漏区的外侧。
16.根据权利要求14所述的制备方法,其特征在于,在形成所述接触孔后且在沉积第三金属层之前,在已形成的结构上注入B。
17.根据权利要求14所述的制备方法,其特征在于,在第一次退火处理,将所述第三金属层形成富金属相层后,且在沉积金属层前,在已形成的结构上注入B。
18.根据权利要求16或17所述的制备方法,其特征在于,注入B时的能量为0.5至2keV,剂量为1*1015cm-3至1*1016cm-3。
19.根据权利要求13所述的制备方法,其特征在于,所述第三金属层为Ni(Pt),所述金属硅化物层为Ni(Pt)SiGe。
20.根据权利要求13所述的制备方法,其特征在于,所述第三金属层的层厚为1至5纳米。
21.根据权利要求13所述的制备方法,其特征在于,所述金属层为Ti或TiN。
22.根据权利要求21所述的制备方法,其特征在于,所述金属层的层厚为5至10纳米。
23.根据权利要求13所述的制备方法,其特征在于,所述金属层包括第一金属层,以及叠置在所述第一金属层上的第二金属层;其中,第一金属层为Ti,所述第二金属层为TiN。
24.根据权利要求23所述的制备方法,其特征在于,所述第一金属层的层厚为5至10纳米,所述第二金属层的层厚为5至10纳米。
25.根据权利要求13所述的制备方法,其特征在于,所述第一次退火处理的退火温度为200至300摄氏度,退火时间为30至60秒。
26.根据权利要求13所述的制备方法,其特征在于,所述第二次退火处理的退火温度为400至600摄氏度,退火时间为10至30秒。
27.一种电子设备,其特征在于,包括如权利要求1至12任一项所述的PMOS晶体管形成的集成电路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910680902.7A CN110581175A (zh) | 2019-07-26 | 2019-07-26 | 一种pmos晶体管、pmos晶体管的制备方法及电子设备 |
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Publications (1)
Publication Number | Publication Date |
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Family
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Country Status (1)
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