CN109830463B - 多层mos器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种多层MOS器件及其制备方法。该制备方法包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层，并在半导体层上依次形成栅氧层和假栅，至少部分栅氧层位于假栅与半导体层之间；S2，在对应假栅两侧的半导体层中形成金属硅化物层，将金属硅化物层作为金属化源漏区或对金属硅化物层进行掺杂形成金属化源漏区，得到第n+1层MOS器件；S3，将第n层MOS器件与第n+1层MOS器件金属互连。上述制备方法降低了常规工艺对掺杂激活温度的需求，降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，改进了现有单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。

Description

多层MOS器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种多层MOS器件及其制备方法。
背景技术
CMOS集成电路微缩持续发展，器件从2D平面结构到3D FinFET，再到3D LateralGAA NW FET和3D Vertical GAA NW FET，未来将发展到纵向单芯片三维集成(M3D)。
基于CMOS集成电路的微系统集成也从三维封装、系统级封装(SiP)、多芯片三维系统集成(3D-SoC)向单芯片三维集成(3D-IC)方向发展，以持续减少微系统体积、减少电路延迟和功耗，大幅提升系统性能。
通过上述单芯片三维集成工艺能够形成多层MOS器件，对于第一层MOS器件而言，通常采用传统的制备工艺即能够得到性能较高的MOS器件；而对于上层的MOS器件而言，由于MOS器件制备过程中的很多工艺步骤都需要在高温条件下进行，如为了形成源漏区，需要在离子注入后进行高温热处理(温度在1050℃左右)，以将注入离子激活，使其能够扩散到一定区域，而在上述需要高温条件下进行的工艺步骤中，较高的工艺温度会对下方已经制备完成的MOS器件造成影响，从而为了避免高温造成的影响，上层的MOS器件需要在低温条件下进行制备。然而，低温条件会导致器件性能受到影响，从而无法得到性能优异的多层MOS器件。
发明内容
本发明的主要目的在于提供一种多层MOS器件及其制备方法，以解决现有技术中多层MOS器件性能较差的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种多层MOS器件的制备方法，包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层，并在半导体层上依次形成栅氧层和假栅，至少部分栅氧层位于假栅与半导体层之间；S2，在对应假栅两侧的半导体层中形成金属硅化物层，将金属硅化物层作为金属化源漏区或对金属硅化物层进行掺杂形成金属化源漏区，得到第n+1层MOS器件；S3，将第n层MOS器件与第n+1层MOS器件金属互连。
进一步地，步骤S1中，在小于550℃的条件下形成半导体层，优选采用沉积工艺或键合工艺将半导体层形成于n层MOS器件中的顶层MOS器件上。
进一步地，半导体层为单晶硅、单晶锗、单晶锗硅、多晶硅和多晶锗和多晶锗硅中的任一种形成的单层或多层形成的叠层。
进一步地，在形成假栅的步骤之后，步骤S1还包括以下步骤：在假栅两侧的半导体层中形成源漏延伸区；形成位于假栅两侧的侧墙，侧墙覆盖至少部分源漏延伸区。
进一步地，步骤S2中，在小于600℃的条件下形成金属硅化物层。
进一步地，步骤S2包括以下步骤：S21，在位于假栅两侧的半导体层上沉积金属材料；S22，对金属材料进行热处理，以使位于假栅两侧的部分半导体层与金属材料反应，去除未反应的金属材料，以得到金属硅化物层，并将金属硅化物层作为金属化源漏区。
进一步地，步骤S2包括以下步骤：S21，在位于假栅两侧的半导体层上沉积金属材料；S22，对金属材料进行热处理，以使位于假栅两侧的部分半导体层与金属材料反应，去除未反应的金属材料，以得到金属硅化物层；S23，采用离子注入工艺对金属硅化物层进行掺杂，以得到金属化源漏区。
进一步地，半导体层具有顺次连接的第一半导体区域、第二半导体区域和第三半导体区域，假栅位于第二半导体区域上，第一半导体区域和第三半导体区域位于第二半导体区域两侧，步骤S21中，在第一半导体区域和第三半导体区域上沉积金属材料；步骤S22中，对金属材料进行热处理，以使第一半导体区域中的部分或全部与金属材料反应，并使第三半导体区域中的部分或全部与金属材料反应，去除未反应的金属材料，以得到部分金属化源漏区或全金属化源漏区。
进一步地，金属硅化物层为MSi或MSi2，其中，M为金属材料，优选金属材料选自Ni、Ti、Co、Pt和Al中的任一种或多种。
进一步地，在步骤S2之后，制备方法还包括以下步骤：去除假栅，并在栅氧层上形成栅堆叠结构，以得到第n+1层MOS器件，金属化源漏区位于栅堆叠结构两侧。
进一步地，在步骤S3之后，制备方法还包括：重复执行步骤S1至步骤S3，以得到多层MOS器件。
进一步地，多层MOS器件中的至少一层MOS器件为CMOS器件。
根据本发明的另一方面，提供了一种多层MOS器件，包括第一层MOS器件以及位于第一层MOS器件上顺序层叠的N层MOS器件，且N为大于0的自然数，多层MOS器件还包括连接相邻各层MOS器件的金属互连结构，其中，第M层MOS器件包括：半导体层，位于第M-1层MOS器件上，M为大于且小于N的任意一个或多个自然数；栅极结构，包括栅极和栅氧层，至少部分栅氧层位于栅极与半导体层之间；金属化源漏区，位于栅极结构两侧的半导体层中，且金属化源漏区为金属硅化物层或掺杂的金属硅化物层。
进一步地，金属化源漏区为部分金属化源漏区或全金属化源漏区。
应用本发明的技术方案，提供了一种多层MOS器件的制备方法，由于该制备方法中先在位于假栅两侧的半导体层中形成金属硅化物层，然后再对金属硅化物层进行掺杂形成源漏区，得到全金属化源漏(MSD)，从而显著降低了源漏寄生电阻，使在低温条件下进行制备就能够得到高性能的器件，进而大幅降低了常规工艺对掺杂激活温度的需求，并降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，大幅改进了现有的单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的多层MOS器件的制备方法中，提供n层MOS器件(n＝1)后的基体剖面结构示意图；
图2示出了在图1所示的n层MOS器件上形成半导体层后的基体剖面结构示意图；
图3示出了将图2所示的半导体层图形化处理后的基体剖面结构示意图；
图4示出了在图3所示的假栅两侧的半导体层中形成假源漏延伸区以及形成位于假栅两侧的侧墙后的基体剖面结构示意图；
图5示出了在对应图4所示的假栅两侧的半导体层中形成金属硅化物层并对金属硅化物层进行掺杂形成金属化源漏区后的基体剖面结构示意图；
图6示出了去除图5所示的假栅并在栅氧层上形成栅极后的基体剖面结构示意图；
图7示出了形成分别与图6所示的栅极以及金属化源漏区连通后的基体剖面结构示意图；
图8示出了将图7所示的第n层MOS器件与第n+1层MOS器件金属互连后的基体剖面结构示意图；
图9示出了本发明实施方式所提供的一种多层MOS器件的结构示意图。
其中，上述附图包括以下附图标记：
10、第一层MOS器件；110、第一源漏区；120、第一栅极；130、第一层间介质层；210、半导体层；211、图形化半导体层；220、假栅；230、源漏延伸区；240、侧墙；250、金属化源漏区；260、栅堆叠结构；270、层间介质层；30、金属互连结构；301、金属线。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，在制备多层MOS器件时，较高的工艺温度会对下方已经制备完成的MOS器件造成影响，从而为了避免高温造成的影响，上层的MOS器件需要在低温条件下进行制备。然而，低温条件会导致器件性能受到影响，从而无法得到性能优异的多层MOS器件。
本发明的发明人针对上述问题进行研究，提出了一种多层MOS器件的制备方法，如图1至图8所示，包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层210，并在半导体层210上依次形成栅氧层和假栅220，至少部分栅氧层位于假栅220与半导体层210之间；S2，在对应假栅220两侧的半导体层210中形成金属硅化物层，将金属硅化物层作为金属化源漏区250或对金属硅化物层进行掺杂形成金属化源漏区250，得到第n+1层MOS器件；S3，将第n层MOS器件与第n+1层MOS器件金属互连。
上述制备方法中由于先在位于假栅两侧的半导体层中形成金属硅化物层，然后再对金属硅化物层进行可选地掺杂形成源漏区，得到全金属化源漏(MSD)，从而显著降低了源漏寄生电阻，使在低温条件下进行制备就能够得到高性能的器件，进而大幅降低了常规工艺对掺杂激活温度的需求，并降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，大幅改进了现有的单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。
下面将更详细地描述根据本发明提供的多层MOS器件的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层210，并在半导体层210上依次形成栅氧层和假栅220，至少部分栅氧层位于假栅220与半导体层210之间，如图1至图4所示。
上述n层MOS器件可以为单层MOS器件，也可以为多层MOS器件，n＝1时的单层MOS器件或n＞1时多层MOS器件中的第一层MOS器件10均可以采用现有技术中的常规制备工艺制备而成，该常规工艺的步骤可以包括：在衬底上形成第一栅极120，并采用离子注入工艺在位于第一栅极120两侧的衬底中形成第一源漏区110；沉积形成覆盖第一栅极120以及第一源漏区110的第一层间介质层130，并在第一层间介质层130中形成分别与第一栅极120和第一源漏区110连通的第一层金属线301，如图1所示。本领域技术人员可以根据现有技术对上述各步骤的工艺条件进行合理选取；并且，上述MOS器件的制备工艺并不局限于上述的工艺步骤，本领域技术人员可以根据实际需求进行合理设定。
在上述步骤S1中，为了避免高温对下层MOS器件的影响，优选地，在小于550℃的低温条件下形成半导体层210，可以采用沉积工艺或键合工艺将半导体层210形成于n层MOS器件中的顶层MOS器件上。此时，低温下采用的半导体材料可为低温键合单晶硅、单晶锗硅、单晶锗、多晶硅、多晶锗和多晶锗硅中的任一种形成的单层或多层形成的叠层。
在形成假栅220的步骤之后，步骤S1还可以包括以下步骤：将上述半导体层210图形化处理，以得到与预形成的器件有源区对应的图形化半导体层211，如图3所示。
在形成假栅220的步骤之后，步骤S1还可以包括以下步骤：在假栅220两侧的半导体层210中形成假源漏延伸区230；形成位于假栅220两侧的侧墙240，侧墙240覆盖至少部分假源漏延伸区230，如图4所示。
在执行完步骤S1之后，执行步骤S2：在对应假栅220两侧的半导体层210中形成金属硅化物层，将金属硅化物层作为金属化源漏区250或对金属硅化物层进行掺杂形成金属化源漏区250，得到第n+1层MOS器件，如图5所示。上述金属硅化物层的引入实现了接触孔与源漏的欧姆接触，大大降低了接触电阻，增大了驱动电流，提高了器件性能。
在上述步骤S2中，为了避免高温对下层MOS器件的影响，优选地，在小于600℃的低温条件下形成金属硅化物层。
在一种优选的实施方式中，上述低温条件下形成金属化源漏区250的步骤包括：S21，在位于假栅220两侧的半导体层210上沉积金属材料；S22，对金属材料进行热处理，以使位于假栅220两侧的部分半导体层210与金属材料反应，去除未反应的金属材料，以得到金属硅化物层，并将金属硅化物层作为金属化源漏区250。
在另一种优选的实施方式中，上述低温条件下形成金属化源漏区250的步骤包括：S21，在位于假栅220两侧的半导体层210上沉积金属材料；S22，对金属材料进行小于600℃的热处理，以使位于假栅220两侧的部分半导体层210与金属材料反应，去除未反应的金属材料，以得到金属硅化物层；S23，采用离子注入工艺对金属硅化物层进行掺杂，以得到金属化源漏区250。
在上述优选的实施方式中，金属硅化物层可以为MSi或MSi2，其中，M为上述的金属材料，为了提高器件性能，更为优选地，上述金属材料选自Ni、Ti、Co、Pt和Al中的任一种或多种。
上述半导体层210可以具有顺次连接的第一半导体区域、第二半导体区域和第三半导体区域，假栅220位于第二半导体区域上，第一半导体区域和第三半导体区域位于第二半导体区域两侧，此时，在上述步骤S21中，在第一半导体区域和第三半导体区域上沉积金属材料；在上述步骤S22中，对金属材料进行热处理，以使第一半导体区域中的部分或全部与金属材料反应，并使第三半导体区域中的部分或全部与金属材料反应，去除未反应的金属材料，以得到部分金属化源漏区或全金属化源漏区。
当形成的金属化源漏区250为部分金属化源漏区时，金属化源漏区250下方还具有未反应的部分半导体层；当形成的金属化源漏区250为全金属化源漏区时，金属化源漏区250可以从半导体层表面延伸至半导体层底面。
在上述步骤S22中，本领域技术人员可以根据现有技术对上述热处理的工艺步骤及工艺条件进行合理设定，如对金属材料进行的热处理可以包括第一次热退火和第二次热退火，通过对覆盖有金属材料的半导体层210进行第一次热退火以形成高阻的中间相，再通过第二次热退火，使高阻相转变为理想的低阻相，通常上述第二次热退火的温度要高于上述第一次热退火的温度。
上述步骤S1中形成的假栅220可以直接作为该第n+1层MOS器件的栅极。或者，在执行完步骤S2之后，将上述假栅220去除，然后在栅氧层上形成栅堆叠结构260，以得到位于第n层MOS器件上的第n+1层MOS器件，如图6所示，金属化源漏区250位于栅堆叠结构260两侧，上述栅堆叠结构260为该第n+1层MOS器件的栅极，可以包括层叠的高k介质层以及金属栅。
可以采用TMHA溶液选择性腐蚀去除假栅220。并且，形成上述金属栅的材料可以为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、Cr、Au、Cu、Ag、HfRu和RuOx等，本领域技术人员可以根据现有技术对上述金属栅材料的种类进行合理选取。
在形成上述栅极的步骤之后，上述制备方法还可以包括以下步骤：形成覆盖第n层MOS器件中栅极以及金属化源漏区250的层间介质层270，然后在该层间介质层270中形成贯穿至栅极以及金属化源漏区250的接触孔；并在接触孔中填充金属，以形成第n层MOS器件的金属线301，该金属线301分别与栅极以及金属化源漏区250连通，如图7所示。
在执行完步骤S2之后，执行步骤S3：将第n层MOS器件与第n+1层MOS器件金属互连。具体地，可以形成覆盖第n层MOS器件中栅极以及金属化源漏区250的层间介质层270，然后在该层间介质层270中形成贯穿至栅堆叠结构260、金属化源漏区250以及下层MOS器件(即第n-1层MOS器件)中金属线301的接触孔，并在该层层间介质层270，并在接触孔中填充金属，以形成第n层MOS器件的金属线301，第n层MOS器件的金属线301与第n-1层MOS器件的金属线301连接以构成金属互连结构30，如图8所示。
在一种优选的实施方式中，在上述步骤S3之后，制备方法还包括：重复执行上述步骤S1至上述步骤S3，以得到多层MOS器件。且该多层MOS器件中的至少一层MOS器件可以为CMOS器件，或该多层MOS器件中的各层MOS器件均为CMOS器件，以得到多层CMOS器件。
以三层MOS器件为例，上述多层MOS器件的制备方法可以包括以下步骤：
首先，采用现有技术中的常规工艺制备第一层MOS器件10，该第一层MOS器件10中具有第一栅极120、第一源漏区110以及分别与该第一栅极120和第一源漏区110连接的金属线301。
然后，在该第一层MOS器件10上沉积或键合半导体层210，在该半导体层210上顺序形成假栅220、假源漏延伸区230以及侧墙240，并在假源漏延伸区230上沉积金属层并进行热处理，以形成金属硅化物层，将该金属硅化物层掺杂后得到金属化源漏区250，去除假栅220后形成栅堆叠结构260，形成分别与栅堆叠结构260和金属化源漏区250连接的金属线301，制备完成第二层MOS器件。
之后，在该第二层MOS器件上沉积或键合第二层的半导体层210，在该半导体层210上顺序形成假栅220、假源漏延伸区230以及侧墙240；并在假源漏延伸区230上沉积金属层并进行热处理，以形成金属硅化物层，将该金属硅化物层掺杂后得到第二层的金属化源漏区250，去除假栅220后形成栅堆叠结构260，形成分别与栅堆叠结构260、金属化源漏区250以及第二层MOS器件中金属线301连接的金属线301，制备完成第三层MOS器件，上述三层MOS器件中的金属线301连接构成该多层MOS器件的金属互连结构30。
根据本发明的另一方面，还提供了一种多层MOS器件，如图9所示，包括第一层MOS器件10以及位于第一层MOS器件10上顺序层叠的N层MOS器件，且N为大于0的自然数，该多层MOS器件还包括连接相邻各层所述MOS器件的金属互连结构30，其中，第M层MOS器件包括半导体层210、栅极结构和金属化源漏区250，半导体层210位于第M-1层MOS器件上，M为大于且小于N的任意一个或多个自然数；栅极结构包括栅极和栅氧层，至少部分栅氧层位于栅极与半导体层210之间；金属化源漏区250位于栅极结构两侧的半导体层210中，且金属化源漏区250为金属硅化物层或掺杂的金属硅化物层。
由于上述多层MOS器件中的至少一层MOS器件中具有全金属化源漏(MSD)，从而显著降低了源漏寄生电阻，使在低温条件下进行制备就能够得到高性能的器件，进而大幅降低了常规工艺对掺杂激活温度的需求，并降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，大幅改进了现有的单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。
在本发明的上述多层MOS器件中，金属化源漏区250可以为部分金属化源漏区或全金属化源漏区。当上述金属化源漏区250为部分金属化源漏区时，金属化源漏区250下方还具有未反应的部分半导体层；当上述金属化源漏区250为全金属化源漏区时，金属化源漏区250可以从半导体层表面延伸至半导体层底面。
在本发明的上述多层MOS器件中，假栅220可以直接作为MOS器件的栅极；或者，通过去除假栅220，然后形成位于栅氧层上的栅堆叠结构260，如图9所示，金属化源漏区250位于栅堆叠结构260两侧，上述栅堆叠结构260为该层MOS器件的栅极，可以包括层叠的高k介质层以及金属栅。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
上述制备方法中先在位于假栅两侧的半导体层中形成金属硅化物层，然后再对金属硅化物层进行掺杂形成源漏区，得到全金属化源漏(MSD)，从而显著降低了源漏寄生电阻，使在低温条件下进行制备就能够得到高性能的器件，进而大幅降低了常规工艺对掺杂激活温度的需求，并降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，大幅改进了现有的单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多层MOS器件的制备方法，其特征在于，包括以下步骤：
S1，提供n层MOS器件，n为大于0的自然数，在所述n层MOS器件上形成半导体层(210)，并在所述半导体层(210)上依次形成栅氧层和假栅(220)，至少部分所述栅氧层位于所述假栅(220)与所述半导体层(210)之间；
S2，在对应所述假栅(220)两侧的所述半导体层(210)中形成金属硅化物层，将所述金属硅化物层作为金属化源漏区(250)或对所述金属硅化物层进行掺杂形成金属化源漏区(250)，得到第n+1层MOS器件；
S3，将第n层MOS器件与所述第n+1层MOS器件金属互连，
所述步骤S2中，在小于600℃的条件下形成所述金属硅化物层，
所述步骤S2包括以下步骤：
S21，在位于所述假栅(220)两侧的所述半导体层(210)上沉积金属材料；
S22，对所述金属材料进行热处理，以使位于所述假栅(220)两侧的部分所述半导体层(210)与所述金属材料反应，去除未反应的所述金属材料，以得到所述金属硅化物层，并将所述金属硅化物层作为金属化源漏区(250)，
所述金属材料选自Co或Pt。
2.根据权利要求1所述的制备方法，其特征在于，所述步骤S1中，在小于550℃的条件下形成所述半导体层(210)。
3.根据权利要求2所述的制备方法，其特征在于，采用沉积工艺或键合工艺将所述半导体层(210)形成于所述n层MOS器件中的顶层MOS器件上。
4.根据权利要求1至3中任一项所述的制备方法，其特征在于，所述半导体层(210)为单晶硅、单晶锗、单晶锗硅、多晶硅和多晶锗和多晶锗硅中的任一种形成的单层或多层形成的叠层。
5.根据权利要求1所述的制备方法，其特征在于，在形成所述假栅(220)的步骤之后，所述步骤S1还包括以下步骤：
在所述假栅(220)两侧的所述半导体层(210)中形成源漏延伸区(230)；
形成位于所述假栅(220)两侧的侧墙(240)，所述侧墙(240)覆盖至少部分所述源漏延伸区(230)。
6.根据权利要求1所述的制备方法，其特征在于，所述步骤S2包括以下步骤：
S21，在位于所述假栅(220)两侧的所述半导体层(210)上沉积金属材料；
S22，对所述金属材料进行热处理，以使位于所述假栅(220)两侧的部分所述半导体层(210)与所述金属材料反应，去除未反应的所述金属材料，以得到所述金属硅化物层；
S23，采用离子注入工艺对所述金属硅化物层进行掺杂，以得到所述金属化源漏区(250)。
7.根据权利要求1所述的制备方法，其特征在于，所述半导体层(210)具有顺次连接的第一半导体区域、第二半导体区域和第三半导体区域，所述假栅(220)位于所述第二半导体区域上，所述第一半导体区域和所述第三半导体区域位于所述第二半导体区域两侧，
所述步骤S21中，在所述第一半导体区域和所述第三半导体区域上沉积所述金属材料；
所述步骤S22中，对所述金属材料进行热处理，以使所述第一半导体区域中的部分或全部与所述金属材料反应，并使所述第三半导体区域中的部分或全部与所述金属材料反应，去除未反应的所述金属材料，以得到部分金属化源漏区或全金属化源漏区。
8.根据权利要求1所述的制备方法，其特征在于，在所述步骤S2之后，所述制备方法还包括以下步骤：
去除所述假栅(220)，并在所述栅氧层上形成栅堆叠结构(260)，以得到第n+1层MOS器件，所述金属化源漏区(250)位于所述栅堆叠结构(260)两侧。
9.根据权利要求1所述的制备方法，其特征在于，在所述步骤S3之后，所述制备方法还包括：
重复执行所述步骤S1至步骤S3，以得到所述多层MOS器件。
10.根据权利要求1所述的制备方法，其特征在于，所述多层MOS器件中的至少一层MOS器件为CMOS器件。
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