CN108231584A - 环栅纳米线场效应晶体管及其制备方法 - Google Patents

环栅纳米线场效应晶体管及其制备方法 Download PDF

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CN108231584A CN201711346508.7A CN201711346508A CN108231584A CN 108231584 A CN108231584 A CN 108231584A CN 201711346508 A CN201711346508 A CN 201711346508A CN 108231584 A CN108231584 A CN 108231584A
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Abstract

本发明提供了一种环栅纳米线场效应晶体管及其制备方法。该制备方法包括以下步骤:S1,在衬底上形成鳍结构;S2,将鳍结构形成与衬底隔离的第一鳍体,第一鳍体由沿长度方向顺次连接的第一区域、第二区域和第三区域组成;S3,使第一鳍体中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体形成纳米线结构;S4,绕纳米线结构的外周形成栅堆叠结构,以及,制备方法还包括以下步骤:在第一区域和第三区域中形成源/漏极,源/漏极与纳米线结构的两端连接。上述制备方法提高了器件的栅控能力,降低了器件的漏电流,减小了器件的源漏寄生电阻,且提高了器件可靠性。

Description

环栅纳米线场效应晶体管及其制备方法
技术领域
本发明涉及半导体技术领域,具体而言,涉及一种环栅纳米线场效应晶体管及其制备方法。
背景技术
随着器件不断萎缩,传统的鳍型场效应晶体管(FinFET)面临严重退化的亚阈值特性、急剧增加的源漏穿通漏电流和栅介质隧穿漏电流、提高驱动性能和降低系统功耗对工作电压的矛盾需求、以及工艺变异导致的电学参数统计涨落(Statistical Fluctuations)等多方面的严峻挑战。
如何通过优化器件结构和制造工艺来降低漏电流并优化亚阈值特性,仍是鳍型场效应晶体管必须要解决的技术难题。
发明内容
本发明的主要目的在于提供一种环栅纳米线场效应晶体管及其制备方法,以解决现有技术中鳍型场效应晶体管的漏电流较高的问题。
为了实现上述目的,根据本发明的一个方面,提供了一种环栅纳米线场效应晶体管的制备方法,包括以下步骤:S1,在衬底上形成鳍结构;S2,将鳍结构形成与衬底隔离的第一鳍体,第一鳍体由沿长度方向顺次连接的第一区域、第二区域和第三区域组成;S3,使第一鳍体中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体形成纳米线结构;S4,绕纳米线结构的外周形成栅堆叠结构,以及,制备方法还包括以下步骤:在第一区域和第三区域中形成源/漏极,源/漏极与纳米线结构的两端连接。
进一步地,步骤S1包括以下过程:S11,在衬底上顺序形成第二隔离层、牺牲层和掩膜层;S12,采用图形化工艺去除部分牺牲层和掩膜层,以使部分第二隔离层表面裸露;S13,去除剩余的掩膜层,并在第二隔离层上形成覆盖于牺牲层两侧的第一侧墙;S14,去除剩余的牺牲层,并以第一侧墙为掩膜去除部分第二隔离层和部分衬底,与第一侧墙对应的部分衬底凸起形成鳍结构,同时鳍结构的两侧形成有相对的凹槽,凹槽由鳍结构的1/3高度处延伸至2/3高度处。
进一步地,形成鳍结构的过程包括:采用各向异性刻蚀工艺去除部分第二隔离层和部分衬底,以使剩余的衬底具有凸起结构;采用各向同性刻蚀工艺在凸起结构的两侧形成凹槽;采用各向异性刻蚀工艺去除位于凹槽下方的部分衬底,以形成具有凹槽的鳍结构。
进一步地,在步骤S1中,在衬底上形成鳍结构,同时鳍结构的两侧形成有相对的凹槽,凹槽由鳍结构的1/3高度处延伸至2/3高度处,步骤S2包括以下过程:S21,将鳍结构氧化,其中凹槽对应的鳍结构的位置被完全氧化以使鳍结构形成独立的第一鳍体和第二鳍体,第一鳍体位于第二鳍体远离衬底的一侧;S22,在衬底上沉积绝缘材料,以形成覆盖第一鳍体和第二鳍体的第一隔离层;S23,对第一隔离层进行平坦化处理,以使第一隔离层与第一鳍体的上表面齐平。
进一步地,在步骤S2与步骤S3之间,制备方法还包括以下步骤:从第一隔离层的表面开始刻蚀去除部分第一隔离层,以使部分第一鳍体裸露;在剩余的第一隔离层上形成跨部分第一鳍体的假栅堆叠,并在假栅堆叠的两侧形成跨部分第一鳍体的第二侧墙;去除假栅堆叠,位于第二侧墙之间的部分第一鳍体为第二区域。
进一步地,在去除假栅堆叠的步骤之前,在第一区域和第三区域中形成源/漏极,且使源/漏极与步骤S3中形成的纳米线结构的两端连接。
进一步地,在步骤S3中,使第一鳍体中的第二区域完全裸露的步骤包括:从第一隔离层的表面开始刻蚀去除位于第二侧墙之间的第一隔离层,以使第二区域完全裸露,优选采用湿法刻蚀工艺去除部分第一隔离层,更优选湿法刻蚀工艺的腐蚀剂包括DHF。
进一步地,在步骤S3中,氢气氛围的压强为10~50mT,退火处理的温度为650~950℃,时间为10~300s。
进一步地,在形成栅堆叠结构的步骤之后,在第一区域和第三区域中形成源/漏极,且使源/漏极与步骤S3中形成的纳米线结构的两端连接。
根据本发明的另一方面,提供了一种环栅纳米线场效应晶体管,包括:衬底;第一鳍体,位于衬底上,第一鳍体由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,且第二区域为纳米线结构,纳米线结构的截面为圆形;第一隔离层,设置于衬底与第一鳍体之间,用于将第一鳍体与衬底隔离;栅堆叠结构,环绕纳米线结构设置;以及源/漏极,位于第一区域和第三区域中,且源/漏极与纳米线结构的两端连接。
进一步地,环栅纳米线场效应晶体管还包括覆盖栅堆叠结构两侧且跨第一鳍体的第二侧墙。
应用本发明的技术方案,提供了一种环栅纳米线场效应晶体管的制备方法,该制备方法中在形成鳍结构之后,将鳍结构形成与衬底隔离的第一鳍体,且第一鳍体由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,然后使第一鳍体中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体形成纳米线结构,并形成环绕该纳米线结构的栅堆叠结构,由于栅堆叠结构中的栅极四面包裹用于形成沟道的纳米线结构,从而使提高了器件的栅控能力,在器件关断情况下,沟道中的载流子将会被完全耗尽,这使得源漏穿通漏电流得到很好的抑制;由于上述制备方法中得到的第一鳍体整体与衬底完全分离,隔绝了衬底方向漏电通路,从而降低了器件的漏电流;由于只是将鳍结构中作为沟道的部分形成纳米线,从而使源/漏极能够维持原来形状,一方面有效地避免了短沟道效应,优化了亚阈值特性,同时使器件能够具有较低的寄生电阻;并且,由于上述纳米线结构是在氢气氛围下通过退火而形成的,从而能够使沟道表面钝化,减少了界面缺陷,提高了器件栅极的可靠性。
除了上面所描述的目的、特征和优点之外,本发明还有其它的目的、特征和优点。下面将参照图,对本发明作进一步详细的说明。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1示出了在本申请实施方式所提供的环栅纳米线场效应晶体管的制备方法中,在衬底上顺序形成第二隔离层、牺牲层和掩膜层后的基体剖面结构示意图;
图2示出了去除图1所示的部分牺牲层和掩膜层,以使部分第二隔离层表面裸露后的基体剖面结构示意图;
图3示出了去除图2所示的剩余的掩膜层,并在第二隔离层上形成覆盖于牺牲层两侧的第一侧墙后的基体剖面结构示意图;
图4示出了去除图3所示的牺牲层后的基体剖面结构示意图;
图5示出了在图4所示的基体中形成具有凹槽的鳍结构的基体剖面结构示意图;
图6示出了将图5所示的鳍结构氧化,以使鳍结构形成独立的第一鳍体和第二鳍体后的基体剖面结构示意图;
图7示出了形成覆盖图6所示的第一鳍体和第二鳍体的第一隔离层,并使部分第一鳍体裸露后的基体剖面结构示意图;
图8示出了在图7所示的基体中形成第二侧墙后的基体立体透视图;
图9示出了使图7所示的第一鳍体中的所述第二区域完全裸露后的基体剖面结构示意图;
图10示出了将图9所示的部分第一鳍体形成纳米线结构后的基体剖面结构示意图;以及
图11示出了本发明实施方式所提供的一种环栅纳米线场效应晶体管的透视图。
其中,上述附图包括以下附图标记:
10、衬底;110、鳍结构;111、第一鳍体;112、第二鳍体;120、纳米线结构;210、第二隔离层;220、牺牲层;230、掩膜层;240、第一侧墙;250、第二侧墙;30、第一隔离层;40、源/漏极。
具体实施方式
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分的实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
需要说明的是,本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本发明的实施例。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元,而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的,现有技术中如何通过优化器件结构和制造工艺来降低漏电流并优化亚阈值特性,仍是鳍型场效应晶体管必须要解决的技术难题。本发明的发明人针对上述问题进行研究,提出了一种环栅纳米线场效应晶体管的制备方法,包括以下步骤:S1,在衬底10上形成鳍结构110;S2,将鳍结构110形成与衬底10隔离的第一鳍体111,第一鳍体111由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,上述长度方向是指第一鳍体111的延伸方向;S3,使第一鳍体111中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体111形成纳米线结构120;S4,绕纳米线结构120的外周形成栅堆叠结构,以及,制备方法还包括以下步骤:在第一区域和第三区域中形成源/漏极,源/漏极20与纳米线结构120的两端连接。
上述环栅纳米线场效应晶体管的制备方法的制备方法中由于在形成鳍结构之后,将鳍结构形成与衬底隔离的第一鳍体,且第一鳍体由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,然后使第一鳍体中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体形成纳米线结构,并形成环绕该纳米线结构的栅堆叠结构,栅堆叠结构中的栅极四面包裹用于形成沟道的纳米线结构,从而能够使提高了器件的栅控能力,在器件关断情况下,沟道中的载流子将会被完全耗尽,这使得源漏穿通漏电流得到很好的抑制;由于上述制备方法中得到的第一鳍体整体与衬底完全分离,隔绝了衬底方向漏电通路,从而降低了器件的漏电流;由于只是将鳍结构中作为沟道的部分形成纳米线,从而使源/漏极能够维持原来形状,一方面有效地避免了短沟道效应,优化了亚阈值特性,同时使器件能够具有较低的寄生电阻;并且,由于上述纳米线结构是在氢气氛围下通过退火而形成的,从而能够使沟道表面钝化,减少了界面缺陷,提高了器件栅极的可靠性。
下面将更详细地描述根据本发明提供的环栅纳米线场效应晶体管的制备方法的示例性实施方式。然而,这些示例性实施方式可以由多种不同的形式来实施,并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是,提供这些实施方式是为了使得本申请的公开彻底且完整,并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先,执行步骤S1:在衬底10上形成鳍结构110,如图1至图5所示。上述衬底10可以为现有技术中常规的半导体衬底,如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅)或GOI(绝缘体上锗)等。
在上述步骤S1中,可以采用现有技术中常规的工艺方法形成上述鳍结构110,在一种优选的实施方式中,上述步骤S1包括以下过程:S11,在衬底10上顺序形成第二隔离层210、牺牲层220和掩膜层230,如图1所示;S12,采用图形化工艺去除部分牺牲层220和掩膜层230,以使部分第二隔离层210表面裸露,如图2所示;S13,去除剩余的掩膜层230,并在第二隔离层210上形成覆盖于牺牲层220两侧的第一侧墙240,如图3所示;S14,去除剩余的牺牲层220,并以第一侧墙240为掩膜去除部分第二隔离层210和部分衬底10,与第一侧墙240对应的部分衬底10凸起形成鳍结构110,同时鳍结构110的两侧形成有相对的凹槽,凹槽由鳍结构110的1/3高度处延伸至2/3高度处,如图4和图5所示。
在上述过程S11中,可以采用MOCVD、PECVD等现有技术中常规的沉积方法形成上述第二隔离层210、牺牲层220和掩膜层230,本领域技术人员可以根据实际需求对上述沉积方法的工艺条件进行合理设定;并且,本领域技术人员可以根据现有技术对上述形成第二隔离层210、牺牲层220和掩膜层230的材料进行合理选取,上述形成第二隔离层210的材料可以为氧化物,如氧化硅,上述形成牺牲层220的材料可以为非晶硅(α-Si),上述形成掩膜层230的材料可以为Si3N4
在上述过程S12中,图形化工艺可以包括:在掩膜层230表面涂覆光刻胶,然后在光刻胶上方设置掩膜板,通过曝光显影去除部分光刻胶后得到光刻窗口,剩余的光刻胶的长度与所需掩膜层230的长度基本相等,最后通过光刻窗口刻蚀去除衬底10上未被光刻胶覆盖的部分掩膜层230和部分牺牲层220,以使部分第二隔离层210表面裸露,其中,上述第二隔离层210用于防止衬底在图形化工艺中被部分刻蚀。
在上述过程S13中,本领域技术人员可以根据现有技术对上述形成第一侧墙240的材料进行合理选取,形成上述第一侧墙240的材料可以为Si3N4
在上述过程S14中,本领域技术人员可以根据现有技术对上述去除剩余的牺牲层220的工艺进行合理选取,优选地,采用选择性刻蚀技术去除上述牺牲层220,上述选择性刻蚀可以为干法刻蚀或湿法刻蚀,通过对工艺参数进行调整以使刻蚀气体或刻蚀溶剂对牺牲层220和第一侧墙240具有不同的刻蚀速率,从而能够实现对牺牲层220选择性地去除。
在上述过程S14中,为了有效地形成两侧具有凹槽的鳍结构110,优选地,同时采用各向异性刻蚀工艺和各向同性刻蚀工艺在鳍结构110的两侧形成凹槽。具体地,形成该鳍结构110的过程可以包括:采用各向异性刻蚀工艺去除部分第二隔离层210和部分衬底10,以使剩余的衬底10具有凸起结构;采用各向同性刻蚀工艺在凸起结构的两侧形成凹槽;采用各向异性刻蚀工艺去除位于凹槽下方的部分衬底10,以形成具有凹槽的鳍结构110。
更为优选地,上述各向异性刻蚀工艺的刻蚀气体包括HBr、Cl2、O2和惰性气体如N2、Ar等或上述任意气体的混合气体,其工艺条件为:刻蚀温度为20~90℃,刻蚀功率为4~300W,刻蚀时间为30~500s;上述各向同性刻蚀工艺的刻蚀气体包括SF6、CF4、Ch2F2和惰性气体如N2、Ar等或上述任意气体的混合气体,其工艺条件为:刻蚀功率为4~300W,刻蚀时间为30~500s。
在执行完上述步骤S1之后,执行步骤S2:将鳍结构110形成与衬底10隔离的第一鳍体111,第一鳍体111由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,如图6和图7所示。
在一种优选的实施方式中,上述步骤S2包括以下过程:S21,将鳍结构110氧化,其中凹槽对应的鳍结构110的位置被完全氧化以使鳍结构110形成独立的第一鳍体111和第二鳍体112,第一鳍体111位于第二鳍体112远离衬底10的一侧,如图6所示;S22,在衬底10上沉积绝缘材料,以形成覆盖第一鳍体111和第二鳍体112的第一隔离层30;S23,对第一隔离层30进行平坦化处理,以使第一隔离层30与第一鳍体111的上表面齐平。
在上述过程S21中,为了使与凹槽对应的鳍结构110的位置能够被完全氧化,优选地,将鳍结构110氧化的工艺条件为快速热氧化(RTP),或者采用炉管通入氧气或氧气与氢气的混合气体,并加热30s~10h。
上述过程S22和过程S23可以为现有技术中常规的浅槽隔离(STI)工艺,本领域技术人员可以根据现有技术对该STI工艺中沉积的绝缘材料进行合理选取,该绝缘材料可以为SiO2;并且,本领域技术人员可以根据实际需求对上述STI工艺中沉积工艺和平坦化处理的工艺条件进行合理设定。
本发明的上述制备方法可以采用前栅工艺也可以采用后栅工艺,此时纳米线结构可以在前栅工艺中形成也可以在后栅工艺中形成,为了避免前栅工艺高温工艺对栅极介质的影响,本发明优选采用后栅工艺。此时,在步骤S2之后,本发明的上述制备方法还可以包括以下步骤:从第一隔离层30的表面开始刻蚀去除部分第一隔离层30,以使部分第一鳍体111裸露,如图7所示;在剩余的第一隔离层30上形成跨部分第一鳍体111的假栅堆叠,并在假栅堆叠的两侧形成跨部分第一鳍体111的第二侧墙250;去除假栅堆叠,位于第二侧墙250之间的部分第一鳍体111为第二区域,得到的结构如图8所示。
在上述步骤中,假栅堆叠可以包括第一栅介质层和假栅,为了更好地控制第一栅介质层的厚度,优选地,采用原子层沉积工艺(ALD)形成上述第一栅介质层;并且,形成上述第一栅介质层的材料可以包括SiO2、HfO2、La2O3、Al2O3、TiO2中的任一种或多种,上述假栅材料可以为非晶硅,本领域技术人员可以根据现有技术对形成上述第一栅介质层的材料和假栅材料的种类进行合理选取。
并且,当采用后栅工艺时,在去除假栅堆叠的步骤之前,在第一区域和第三区域中形成上述的源/漏极40,且使源/漏极与步骤S3中形成的纳米线结构120的两端连接,如图8所示。形成上述源/漏极40的工艺可以为原位掺杂,本领域技术人员可以根据现有技术对上述原位掺杂的工艺条件进行合理设定。
在执行完上述步骤S2之后,执行步骤S3:使第一鳍体111中的第二区域完全裸露,在氢气氛围下对第二区域进行退火处理,以将部分第一鳍体111形成纳米线结构120,如图9和图10所示。此时优选地,通过在步骤S1中采用单晶硅衬底作为衬底10,能够使上述纳米线结构120为单晶硅材料,由于沟道形成于上述纳米线结构120中,使沟道为单晶硅材料提高了器件载流子的迁移率。
在上述步骤S3中,在氢气氛围下进行退火处理,能够使硅表面在减压高温环境下发生原子重构,从而将部分第一鳍体111棱角处的Si原子移动到能量较低的位置,以形成截面为圆形的纳米线结构120。为了提高形成上述纳米线结构120的效率,优选地,上述氢气氛围的压强为10~50mT,所述退火处理的温度为650~950℃,时间为10~300s。
当在上述步骤S2与步骤S3之间形成跨部分第一鳍体111的上述第二侧墙250时,在上述步骤S3中,优选地,从第一隔离层30的表面开始刻蚀去除位于第二侧墙250之间的第一隔离层30,以使第一鳍体111中的第二区域完全裸露,然后通过在氢气氛围下对该第二区域进行退火处理,以将部分第一鳍体111形成纳米线结构120,此时源/漏极40位于纳米线结构120的两侧,得到的结构如图11所示;更为优选地,采用湿法刻蚀工艺去除部分上述第一隔离层30,湿法刻蚀工艺中采用的腐蚀剂可以为DHF。
在执行完上述步骤S3之后,执行步骤S4:绕纳米线结构120的外周形成栅堆叠结构。上述栅堆叠结构包括包裹且环绕纳米线结构120的第二栅介质层以及栅极。为了更好地控制第二栅介质层的厚度,优选地,采用原子层沉积工艺(ALD)形成上述第二栅介质层;并且,形成上述第二栅介质层的材料可以包括SiO2、HfO2、La2O3、Al2O3、TiO2中的任一种或多种。形成上述栅极的金属栅材料可以为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax,MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、Cr、Au、Cu、Ag、HfRu和RuOx中的任一种或多种,本领域技术人员可以根据现有技术对上述金属栅材料的种类进行合理选取。
并且,当采用前栅工艺时,在形成栅堆叠结构的步骤之后,在第一区域和第三区域中形成源/漏极,且使源/漏极与步骤S3中形成的纳米线结构120的两端连接。形成上述源/漏极的工艺可以为原位掺杂,本领域技术人员可以根据现有技术对上述原位掺杂的工艺条件进行合理设定。
根据本发明的另一个方面,提供了一种环栅纳米线场效应晶体管,如图11所示,包括:衬底10;第一鳍体111,位于衬底10上,第一鳍体111由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,且第二区域为纳米线结构120,纳米线结构120的截面为圆形;第一隔离层30,设置于衬底10与第一鳍体111之间,用于将第一鳍体111与衬底10隔离;栅堆叠结构(图中未示出),环绕纳米线结构120;源/漏极40,位于第一区域和第三区域中,且源/漏极40与纳米线结构120的两端连接。
在本发明的上述环栅纳米线场效应晶体管中由于栅堆叠结构中栅极四面包裹用于形成沟道的纳米线结构,从而使提高了器件的栅控能力,在器件关断情况下,沟道中的载流子将会被完全耗尽,这使得源漏穿通漏电流得到很好的抑制;由于上述第一鳍体与衬底分离,隔绝了衬底方向漏电通路,从而降低了器件的衬底漏电流;并且,由于只是将鳍结构中作为沟道的部分形成纳米线,从而使源/漏极能够维持原来形状,一方面有效地避免了短沟道效应,优化了亚阈值特性,同时使器件能够具有较低的寄生电阻。
本发明的上述环栅纳米线场效应晶体管可以由上述的制备方法制备而成,环栅纳米线场效应晶体管还可以包括覆盖栅堆叠结构两侧且跨第一鳍体111的第二侧墙250,该第二侧墙250能够起到栅堆叠结构和源/漏极40隔离的作用。
从以上的描述中,可以看出,本发明上述的实施例实现了如下技术效果:
1、由于栅堆叠结构中的栅极包裹用于形成沟道的纳米线结构,从而使提高了器件的栅控能力,在器件关断情况下,沟道中的载流子将会被完全耗尽,这使得源漏穿通漏电流得到很好的抑制;
2、由于上述制备方法中得到的第一鳍体与衬底分离,从而降低了器件的漏电流;
3、由于只是将鳍结构中作为沟道的部分形成纳米线,从而使源/漏极能够维持原来形状,有效地避免了短沟道效应,优化了亚阈值特性,并使器件能够具有较低的寄生电阻;另外源漏区域也可以采用全金属化源漏,选择性外延或肖特基源漏工艺,进一步减小器件的源漏寄生电阻;
4、由于上述纳米线结构是在氢气氛围下通过退火而形成的,从而能够使沟道表面钝化,减少了界面缺陷,提高了器件可靠性;
5、通过采用单晶硅衬底作为衬底,能够使上述纳米线结构为单晶硅材料,由于沟道形成于上述纳米线结构中,使沟道为多晶硅材料提高了器件的迁移率。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (11)

1.一种环栅纳米线场效应晶体管的制备方法,其特征在于,包括以下步骤:
S1,在衬底(10)上形成鳍结构(110);
S2,将所述鳍结构(110)形成与所述衬底(10)隔离的第一鳍体(111),所述第一鳍体(111)由沿长度方向顺次连接的第一区域、第二区域和第三区域组成;
S3,使所述第一鳍体(111)中的所述第二区域完全裸露,在氢气氛围下对所述第二区域进行退火处理,以将部分所述第一鳍体(111)形成纳米线结构(120);
S4,绕所述纳米线结构(120)的外周形成栅堆叠结构,
以及,所述制备方法还包括以下步骤:
在所述第一区域和所述第三区域中形成源/漏极,所述源/漏极(20)与所述纳米线结构(120)的两端连接。
2.根据权利要求1所述的制备方法,其特征在于,所述步骤S1包括以下过程:
S11,在所述衬底(10)上顺序形成第二隔离层(210)、牺牲层(220)和掩膜层(230);
S12,采用图形化工艺去除部分所述牺牲层(220)和所述掩膜层(230),以使部分所述第二隔离层(210)表面裸露;
S13,去除剩余的所述掩膜层(230),并在所述第二隔离层(210)上形成覆盖于所述牺牲层(220)两侧的第一侧墙(240);
S14,去除剩余的所述牺牲层(220),并以所述第一侧墙(240)为掩膜去除部分所述第二隔离层(210)和部分所述衬底(10),与所述第一侧墙(240)对应的部分所述衬底(10)凸起形成所述鳍结构(110),同时所述鳍结构(110)的两侧形成有相对的凹槽,所述凹槽由所述鳍结构(110)的1/3高度处延伸至2/3高度处。
3.根据权利要求2所述的制备方法,其特征在于,形成所述鳍结构(110)的过程包括:
采用各向异性刻蚀工艺去除部分所述第二隔离层(210)和部分所述衬底(10),以使剩余的所述衬底(10)具有凸起结构;
采用各向同性刻蚀工艺在所述凸起结构的两侧形成所述凹槽;
采用各向异性刻蚀工艺去除位于所述凹槽下方的部分所述衬底(10),以形成具有所述凹槽的所述鳍结构(110)。
4.根据权利要求1所述的制备方法,其特征在于,在所述步骤S1中,在所述衬底(10)上形成所述鳍结构(110),同时所述鳍结构(110)的两侧形成有相对的凹槽,所述凹槽由所述鳍结构(110)的1/3高度处延伸至2/3高度处,所述步骤S2包括以下过程:
S21,将所述鳍结构(110)氧化,其中所述凹槽对应的所述鳍结构(110)的位置被完全氧化以使所述鳍结构(110)形成独立的所述第一鳍体(111)和第二鳍体(112),所述第一鳍体(111)位于所述第二鳍体(112)远离所述衬底(10)的一侧;
S22,在所述衬底(10)上沉积绝缘材料,以形成覆盖所述第一鳍体(111)和所述第二鳍体(112)的第一隔离层(30);
S23,对所述第一隔离层(30)进行平坦化处理,以使所述第一隔离层(30)与所述第一鳍体(111)的上表面齐平。
5.根据权利要求4所述的制备方法,其特征在于,在所述步骤S2与所述步骤S3之间,所述制备方法还包括以下步骤:
从所述第一隔离层(30)的表面开始刻蚀去除部分所述第一隔离层(30),以使部分所述第一鳍体(111)裸露;
在剩余的所述第一隔离层(30)上形成跨部分所述第一鳍体(111)的假栅堆叠,并在所述假栅堆叠的两侧形成跨部分所述第一鳍体(111)的第二侧墙;
去除所述假栅堆叠,位于所述第二侧墙之间的部分所述第一鳍体(111)为所述第二区域。
6.根据权利要求5所述的制备方法,其特征在于,在去除所述假栅堆叠的步骤之前,在所述第一区域和所述第三区域中形成所述源/漏极,且使所述源/漏极与所述步骤S3中形成的所述纳米线结构(120)的两端连接。
7.根据权利要求5所述的制备方法,其特征在于,在所述步骤S3中,使所述第一鳍体(111)中的所述第二区域完全裸露的步骤包括:
从所述第一隔离层(30)的表面开始刻蚀去除位于所述第二侧墙之间的所述第一隔离层(30),以使所述第二区域完全裸露,优选采用湿法刻蚀工艺去除部分所述第一隔离层(30),更优选所述湿法刻蚀工艺的腐蚀剂包括DHF。
8.根据权利要求1所述的制备方法,其特征在于,在所述步骤S3中,所述氢气氛围的压强为10~50mT,所述退火处理的温度为650~950℃,时间为10~300s。
9.根据权利要求1所述的制备方法,其特征在于,在形成所述栅堆叠结构的步骤之后,在所述第一区域和所述第三区域中形成所述源/漏极,且使所述源/漏极与所述步骤S3中形成的所述纳米线结构(120)的两端连接。
10.一种环栅纳米线场效应晶体管,其特征在于,包括:
衬底(10);
第一鳍体(111),位于所述衬底(10)上,所述第一鳍体(111)由沿长度方向顺次连接的第一区域、第二区域和第三区域组成,且所述第二区域为纳米线结构(120),所述纳米线结构(120)的截面为圆形;
第一隔离层(30),设置于所述衬底(10)与所述第一鳍体(111)之间,用于将所述第一鳍体(111)与所述衬底(10)隔离;
栅堆叠结构,环绕所述纳米线结构(120)设置;以及
源/漏极(40),位于所述第一区域和所述第三区域中,且所述源/漏极(40)与所述纳米线结构(120)的两端连接。
11.根据权利要求10所述的环栅纳米线场效应晶体管,其特征在于,所述环栅纳米线场效应晶体管还包括覆盖所述栅堆叠结构两侧且跨所述第一鳍体(111)的第二侧墙(250)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830463A (zh) * 2018-12-29 2019-05-31 中国科学院微电子研究所 多层mos器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078324A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 堆叠纳米线制造方法
CN104752200A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
CN105470137A (zh) * 2014-09-12 2016-04-06 中国科学院微电子研究所 一种鳍片刻蚀方法
US20170221991A1 (en) * 2015-06-24 2017-08-03 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078324A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 堆叠纳米线制造方法
CN104752200A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
CN105470137A (zh) * 2014-09-12 2016-04-06 中国科学院微电子研究所 一种鳍片刻蚀方法
US20170221991A1 (en) * 2015-06-24 2017-08-03 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
XIAOLONG MA, HUAXIANG YIN, PEIZHEN HONG: "Gate-All-Around Silicon Nanowire Transistors with channel-last process on bulk Si substrate", 《IEICE ELECTRONICS EXPRESS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830463A (zh) * 2018-12-29 2019-05-31 中国科学院微电子研究所 多层mos器件及其制备方法
CN109830463B (zh) * 2018-12-29 2022-07-12 中国科学院微电子研究所 多层mos器件及其制备方法

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