KR20080089063A - 불순물의 외확산을 억제하는 반도체소자의 제조 방법 - Google Patents
불순물의 외확산을 억제하는 반도체소자의 제조 방법 Download PDFInfo
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Abstract
상술한 본 발명은 후속 어닐링에 의해 접합층 내에 주입되어 있는 불순물이 외확산되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 내에 제1불순물이 주입된 접합층을 형성하는 단계; 상기 기판 상에 층간절연막을 형성하는 단계 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 접합층에 제2불순물을 이온주입하는 단계; 및 활성화 열처리(급속열처리, RTP)를 진행하면서 상기 접합층 표면에 확산억제층(질화층)을 형성하는 단계를 포함하고, 상술한 본 발명은 추가 이온주입후 어닐링시 질소계 가스를 흘려주어 접합층의 표면을 질화처리하므로써, 후속 공정의 어닐링에 의한 불순물의 외확산을 억제할 수 있는 효과가 있다. 이로써, PMOS의 콘택저항을 개선하여 PMOS의 전류특성을 개선할 수 있다.
활성화열처리, 급속열처리, 질화층, 접합, 확산억제층
Description
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 게이트패턴
25A, 25B : 접합층 26 : 층간절연막
28 : 비트라인콘택홀 29 : 이온주입마스크
30 : 질화층 31 : 배리어메탈
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 콘택저항 개선을 위한 반도체소자의 제조 방법에 관한 것이다.
MOS 소자 제조시 콘택저항 개선을 위해 소스/드레인접합 형성후 추가로 이온주입을 진행하고 있다. 특히, PMOS 소자 공정시 콘택저항 개선을 통한 전류특성 개선을 위하여 PMOS의 소스/드레인(Source/Drain) 접합 형성 후 비트라인 형성 전에 '11B'이나 '49BF2'와 같은 도펀트소스(Dopant Source)를 추가로 이온주입하는 추가 이온주입(ADD implant) 공정을 진행하고 있다.
이와 같은 추가 이온주입 공정 후에는 배리어메탈 및 비트라인금속막의 증착공정을 진행한다.
그러나, 배리어메탈 증착후에 진행하는 어닐링(annealing)에 의하여 추가 이온주입공정에 의해 주입된 불순물이 배리어메탈 쪽으로 외확산(out diffusion)되어 콘택저항이 오히려 증가하는 문제가 발생한다.
이를 방지하기 위하여 추가 이온주입 공정 후 바로 어닐링을 진행하는 방법이 있으나, 이 방법또한 불순물의 외확산을 방지하는데는 한계가 있다.
상술한 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 후속 어닐링에 의해 접합층 내에 주입되어 있는 불순물이 외확산되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 콘택저항을 감소시킬 수 있는 반도체소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 내에 제1불순물이 주입된 접합층을 형성하는 단계; 상기 기판 상에 층간절연막을 형성하는 단계 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 접합층에 제2불순물을 이온주입하는 단계; 및 활성화 열처리를 진행하면서 상기 접합층 표면에 확산억제층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 활성화 열처리는 급속열처리(RTP) 방식인 것을 특징으로 하고, 상기 확산억제층은 상기 활성화 열처리시 질소계 가스를 흘려주어 형성하는 것을 특징으로 하며, 상기 질소계 가스는 삼불화 질소(NF3) 가스인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 종래의 공정 변화없이 불순물의 외확산을 방지할수 있는 방법으로 추가 이온주입공정 후 어닐링시 급속열처리 장비에 삼불화질소(NF3) 가스를 흘려주어 표면을 질화처리 하여줌으로써 후속 배리어메탈 증착후 어닐링에 의한 불순 물의 외확산을 억제함으로써 콘택저항을 개선할 수 있다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11)내에 불순물의 이온주입을 통해 접합층(12)을 형성한다. 여기서, 접합층(12)은 트랜지스터의 소스/드레인 역할을 하는 것으로서, P형 도전형이거나 N형 도전형이다. 바람직하게, 접합층(12)에는 고농도의 P형 불순물 또는 N형 불순물이 주입되어 있다. 이때, P형 불순물은 11B 또는 49BF2를 이용하여 주입한 보론(Boron)이며, N형 불순물은 인(Ph) 또는 비소(As)이다.
이어서, 전면에 층간절연막(ILD, 13)을 형성한다. 이때, 층간절연막(13)은 BPSG, PSG와 같은 산화막 계열이다.
이어서, 층간절연막(13)을 선택적으로 식각하여 접합층(12)의 표면을 노출시키는 콘택홀(14)을 형성한다.
도 1b에 도시된 바와 같이, 콘택저항 개선을 위한 추가 이온주입(ADD implant)을 진행하기 위하여, 이온주입마스크(15)를 형성한다. 이때, 이온주입마스크(15)는 감광막을 도포한 후 노광 및 현상하여 패터닝한 것이다.
따라서, 이온주입마스크(15)에 의해 콘택홀(13)이 다시 오픈되며, 이로써 콘택홀 아래의 접합층(12)이 노출된다.
이어서, 접합층(12)에 주입되어 있는 불순물과 동일 도전형의 불순물, 예컨 대, 접합층(12)이 P형 도전형인 경우에는 P형 불순물 소스로 알려진 11B 또는 49BF2를 이용하여 이온주입(이를 'P+ ADD 이온주입'이라 함)을 진행한다. 이때 이온주입전압(Implant Voltage)은 300V∼40KV로 진행하며, 이온주입 도즈(Dose)는 5×1014∼ 5×1016 atoms/cm3 범위로 한다.
도 1c에 도시된 바와 같이, 이온주입마스크(15)를 제거한다.
이어서, 접합층(12)에 주입된 불순물의 활성화(activation)를 위한 열처리를 진행한다.
바람직하게, 활성화 열처리는 급속열처리(Rapid Thermal Annealing)를 이용하며, 더욱 바람직하게는 CRTP(Convention-RTP annealing)를 이용한다. 이러한 CRTP 처리시, 질소계 가스 예컨대, 삼불화질소(NF3) 가스를 2∼20sccm의 유량으로 흘려주어 질화처리(Nitridation)를 동시에 진행한다. 급속열처리시 열처리 온도는 700∼900℃로 진행하고 열처리시간은 5∼300초로 진행하여 준다.
위와 같은 급속열처리를 통해 접합층(12)에 주입되어 있는 불순물이 활성화됨과 동시에 접합층(12)의 표면에 질화층(16)이 형성된다. 여기서, 질화층(16)은 후속 배리어메탈 증착후에 진행하는 어닐링시에 접합층(12)에 분포하고 있는 불순물이 외확산되는 것을 방지하는 확산억제층 역할을 한다. 한편, 질화층(16)은 실리콘층인 접합층(12) 표면을 질화시킨 것이므로, 실리콘질화층(Si-nitride)이다.
도 1d에 도시된 바와 같이, 배리어메탈(17)을 증착한다. 이때, 배리어메 탈(17)은 티타늄막(Ti)과 티타늄질화막(TiN)을 차례로 증착한다.
이어서, 어닐링을 진행한다. 이때, 어닐링시에 접합층(12)에 분포하고 있는 불순물이 배리어메탈(17)쪽으로 외확산될 수 있으나, 본 발명은 질화층(16)을 접합층(12) 표면에 미리 형성한 상태이므로 외확산이 방지되어 콘택저항 개선 효과가 증대된다.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21) 위에 게이트패턴(22)을 형성한다. 이때, 실리콘기판(21)은 PMOS 지역과 NMOS 지역을 구비하고, 게이트패턴(22)은 게이트절연막, 게이트폴리실리콘막, 게이트금속막 및 게이트하드마스크막의 순서로 적층된 구조일 수 있다.
이어서, 게이트패턴(22)의 측벽에 게이트스페이서(23)를 형성한 후, 전면에 셀스페이서(24)를 형성한다. 이때, 게이트스페이서(23)는 산화막 또는 질화막이거나, 산화막과 질화막의 이중구조일 수 있고, 증착 및 스페이서 식각(Spacer etch)을 진행하여 게이트패턴(22)의 측벽에 형성한다. 셀스페이서(24)는 질화막이다. 한편, 셀스페이서(24)는 후속 층간절연막으로부터 불순물이 확산하는 것을 방지하기 위한 확산방지 역할을 한다.
이어서, PMOS 지역과 NMOS 지역의 실리콘기판(21) 내에 각각 이온주입을 진행하여 접합층(Junction)(25A, 25B)을 형성한다. 이때, PMOS 지역에 형성되는 접합 층(P+, 25A)은 고농도의 P형 불순물이 이온주입된 접합이고, NMOS 지역에 형성되는 접합층(N+, 25B)은 고농도의 N형 불순물이 이온주입된 접합이다. 여기서, 고농도라 함은 1×1019atoms/cm3 이상이고, P형 불순물은 11B 또는 49BF2를 이용하여 주입하며, N형 불순물은 인(Ph) 또는 비소(As)이다.
이어서, 전면에 층간절연막(ILD, 26)을 형성한다. 이때, 층간절연막(26)은 제1층간절연막(26A)과 제2층간절연막(26B)으로 구분되며, 제1층간절연막(26A)은 다른 지역에서의 공정(예컨대, 셀영역의 랜딩플러그 공정)에 의해 평탄화가 진행된 것이고, 제2층간절연막(26B)은 제1층간절연막(26A) 위에 형성된 것이다. 따라서, 전술한 실리콘기판(21)은 주변회로영역이라 볼 수 있다. 바람직하게, 층간절연막(26)은 BPSG, PSG와 같은 산화막 계열이다.
도 2b에 도시된 바와 같이, NMOS 지역과 PMOS 지역에 비트라인과의 연결을 위한 비트라인콘택홀을 패터닝하기 위해 비트라인콘택마스크(27)를 형성한다. 이때, 비트라인콘택마스크(27)는 감광막을 도포한 후 노광 및 현상으로 패터닝하여 형성한 것이다. 이하, 실시예에서는 편의상 PMOS 지역에서만 비트라인콘택홀을 패터닝하는 경우라 가정한다.
이어서, 비트라인콘택마스크(27)를 식각장벽으로 하여 층간절연막(26)을 식각한다. 이로써, PMOS 지역에는 접합층(25A)을 오픈시키는 비트라인콘택홀(28)이 형성된다. 도시하지 않았지만, NMOS 지역의 접합층(25B)에서도 비트라인콘택홀이 오픈된다.
도 2c에 도시된 바와 같이, 비트라인콘택마스크(27)를 스트립한 후, PMOS 지역의 콘택저항 개선을 위한 추가 이온주입(ADD implant)을 진행하기 위하여, 이온주입마스크(29)를 형성한다. 이때, 이온주입마스크(29)는 감광막을 도포한 후 PMOS 지역을 오픈시키는 형태로 노광 및 현상하여 패터닝한 것이다. 이온주입마스크(29)는 'P+ ADD Mask'라 일컫는다.
따라서, 이온주입마스크(29)에 의해 PMOS 지역의 비트라인콘택홀(28)을 다시 오픈시키며, 이로써 비트라인콘택홀(28) 아래의 접합층(25A)이 노출된다.
이어서, 접합층(25A)에 주입되어 있는 불순물과 동일 도전형의 불순물, 예컨대, P형 불순물 소스로 알려진 11B 또는 49BF2를 이용하여 이온주입(이를 'P+ ADD 이온주입'이라 함)을 진행한다. 이때 이온주입전압(Implant Voltage)은 300V∼40KV로 진행하며, 이온주입 도즈(Dose)는 5×1014∼ 5×1016 atoms/cm3 범위로 한다.
도 2d에 도시된 바와 같이, 이온주입마스크(29)를 제거한다.
이어서, 접합층(25A)에 주입된 불순물의 활성화(activation)를 위한 열처리를 진행한다.
바람직하게, 활성화 열처리는 급속열처리(Rapid Thermal Annealing)를 이용하며, 더욱 바람직하게는 CRTP(Convention-RTP annealing)를 이용한다. 이러한 CRTP 처리시, 질소계 가스 예컨대, 삼불화질소(NF3) 가스를 2∼20sccm의 유량으로 흘려주어 질화처리(Nitridation)를 동시에 진행한다. 급속열처리시 열처리 온도는 700∼900℃로 진행하고 열처리시간은 5∼300초로 진행하여 준다.
위와 같은 급속열처리를 통해 접합층(25A)에 주입되어 있는 불순물이 활성화됨과 동시에 접합층(25A)의 표면에 질화층(30)이 형성된다. 여기서, 질화층(30)은 후속 배리어메탈 증착후에 진행하는 어닐링시에 접합층(25A)에 분포하고 있는 불순물이 외확산되는 것을 방지하는 확산억제층 역할을 한다. 한편, 질화층(30)은 실리콘층인 접합층(25A) 표면을 질화시킨 것이므로, 실리콘질화층(Si-nitride)이다.
도 2e에 도시된 바와 같이, 배리어메탈(31)을 증착한다. 이때, 배리어메탈(31)은 티타늄막(Ti)과 티타늄질화막(TiN)을 차례로 증착한다.
이어서, 어닐링을 진행한다. 이때, 어닐링시에 접합층(25A)에 분포하고 있는 불순물이 외확산될 수 있으나, 본 발명은 질화층(30)을 접합층(25A) 표면에 미리 형성한 상태이므로 외확산이 방지되어 콘택저항 개선 효과가 증대된다.
후속 공정으로, 도시 하지 않았지만, 배리어메탈(31) 상에 비트라인금속막을 증착한다. 이때, 비트라인금속막은 텅스텐막이다. 다음으로, 비트라인금속막과 배리어메탈(31)을 식각하여 비트라인 패턴을 형성하는 비트라인 패터닝 과정을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 추가 이온주입후 활성화열처리시 질소계 가스를 흘려주어 접합층의 표면을 질화처리하므로써, 후속 공정의 어닐링에 의한 불순물의 외확산을 억제할 수 있는 효과가 있다. 이로써, PMOS의 콘택저항을 개선하여 PMOS의 전류특성을 개선할 수 있다.
Claims (12)
- 기판 내에 제1불순물이 주입된 접합층을 형성하는 단계;상기 기판 상에 층간절연막을 형성하는 단계상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계;상기 노출된 접합층에 제2불순물을 이온주입하는 단계; 및활성화 열처리를 진행하면서 상기 접합층 표면에 확산억제층을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 활성화 열처리는,급속열처리(RTP) 방식인 반도체소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 활성화 열처리시 질소계 가스를 흘려주는 반도체소자의 제조 방법.
- 제3항에 있어서,상기 질소계 가스는 삼불화 질소(NF3) 가스인 반도체소자의 제조 방법.
- 제4항에 있어서,상기 삼불화질소 가스는 2∼20sccm의 유량으로 흘려주는 반도체소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 활성화 열처리시 온도는 700∼900℃로 하고, 열처리시간은 5∼300초로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제1불순물과 제2불순물은 동일 도전형의 불순물인 반도체소자의 제조 방법.
- 제7항에 있어서,상기 제1 및 제2불순물은 P형 불순물인 반도체소자의 제조 방법.
- 제8항에 있어서,상기 제1 및 제2불순물은 11B 또는 49BF2인 반도체소자의 제조 방법.
- 제1항에 있어서,상기 제2불순물을 이온주입하는 단계에서,이온주입전압(Implant Voltage)은 300V∼40KV로 하며, 이온주입 도즈(Dose)는 5×1014∼ 5×1016 atoms/cm3 범위로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 콘택홀은 비트라인콘택홀인 반도체소자의 제조 방법.
- 제1항에 있어서,상기 활성화열처리 후에,배리어메탈을 형성하는 단계;어닐링 단계;비트라인금속막을 형성하는 단계; 및상기 비트라인금속막과 배리어메탈을 식각하는 비트라인 패터닝 단계를 더 포함하는 반도체소자의 제조 방법.
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| CN108231557A (zh) * | 2016-12-22 | 2018-06-29 | 英飞凌科技奥地利有限公司 | 在半导体器件中形成复合中心 |
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2007
- 2007-03-31 KR KR1020070032047A patent/KR20080089063A/ko not_active Application Discontinuation
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| CN108231557A (zh) * | 2016-12-22 | 2018-06-29 | 英飞凌科技奥地利有限公司 | 在半导体器件中形成复合中心 |
| CN108231557B (zh) * | 2016-12-22 | 2022-02-11 | 英飞凌科技奥地利有限公司 | 在半导体器件中形成复合中心 |
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