JPH04226036A - 埋込電極を有する半導体装置及びその製造方法 - Google Patents

埋込電極を有する半導体装置及びその製造方法

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JPH04226036A
JPH04226036A JP3129611A JP12961191A JPH04226036A JP H04226036 A JPH04226036 A JP H04226036A JP 3129611 A JP3129611 A JP 3129611A JP 12961191 A JP12961191 A JP 12961191A JP H04226036 A JPH04226036 A JP H04226036A
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electrode
semiconductor
film
collector
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JP3129611A
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English (en)
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Yuzo Kataoka
片岡　有三
Toshihiko Ichinose
一瀬　敏彦
Takaharu Ishizuka
敬治 石塚
Tetsuro Asaba
哲朗 浅羽
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Canon Inc
Original Assignee
Canon Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー、光電変換装置、信号処理装置等の半導体集
積回路装置に関し、特にその電極の構造に特徴を有する
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年高集積化された半導体装置に機能素
子として用いられる縦型ＰＮＰ（以下、Ｖ−ＰＮＰ　と
略す）トランジスタを挙げる。例えば図１に示す構造の
ものが知られている。図１において符号１はＰ型シリコ
ン基板である。このＰ型シリコン基板１上にはＮ＋埋込
層２が形成され、このＮ＋埋込層２の上にはＰ＋埋込層
３とＰ−ウエル層４とからなるコレクタ領域５が形成さ
れている。このコレクタ領域５のＰ−ウエル層４内には
Ｎ−ウエル層６が形成され、さらにこのＮ−ウエル層６
内にはＰ＋層７とＮ＋層８とが互いに離間して形成され
ている。また、コレクタ領域５のＰ−ウエル層４内には
Ｎ−ウエル層６と離間してＰ＋層９が形成されている。 そして、Ｎ−ウエル層６内のＰ＋層７、Ｎ＋層８および
Ｐ−ウエル層４内のＰ＋層９のそれぞれの上にはエミッ
タ電極１０、ベース電極１１およびコレクタ電極１２が
形成されている。
【０００３】上述したコレクト領域５の周囲にはＮ−エ
ピタルキシャル層１３が形成されている。
【０００４】このような構造のＶ−ＰＮＰ　トランジス
タにおいては、トランジスタ動作として飽和領域（段階
）に入ると、コレクタ領域５からＮ−エピタルキシャル
層１３を介してＰ型シリコン基板１へ電流が漏れ、寄生
ＰＮＰ　トランジスタが構成されることがある。このた
め、図２に示すようにＮ−エピタルキシャル層１３内に
Ｎ＋埋込層２と接触しかつコレクタ領域５を囲む深いＮ
＋層１４を形成した構成としたうえで、最高電位にバイ
アスすることによって寄生ＰＮＰ　トランジスタのエミ
ッタ設置電流増幅率βを低減しＰ型シリコン基板１への
漏れ電流を低減させうるトランジスタも知られている。 このトランジスタのガードリング電極１５はＮ＋埋込層
２からＮ＋層１４を介してとり出されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図１お
よび図２に示したタイプのトランジスタにおいては、エ
ミッタ極電１０からの電流はコレクタ領域５のＰ−ウエ
ル層およびＰ＋埋込層３に流れ込み、そこからトランジ
スタ表面のＰ＋層９を介してコレクタ電極１２でとり出
されるため、Ｐ−ウエル層４の抵抗分が大きくなり、全
体としてコレクタシリーズ抵抗が大きくなる欠点があっ
た。さらに、このコレクタシリーズ抵抗が大きくなると
、大電流領域のエミッタ設置電流増幅率Ｂが低くなるが
、コレクタシリーズ抵抗を小さくするためにトレクタ領
域５を大きくとると素子サイズが大きくなるといる不都
合を生じる。
【０００６】また、図２に示したトランジスタにおいて
、コレクタ領域５の周囲のＮ−（エピタキシャル）層１
３内にＮ＋層１４を設ける必要から、拡散層の横広がり
の影響でコレクタ領域５と素子分離領域１６とのマージ
ンを充分に大きくとる必要があるため、この場合も素子
サイズが大きくなるうえ、コレクタ領域５のＮ＋層１４
との接合容量が大きくなってしまう。
【０００７】以上の技術課題はＶ−ＰＮＰ　トランジス
タにおいて顕著なものであるが、他の機能素子において
も半導体基体内に主たる電極領域（埋込コレクタ，埋込
ベース，埋込エミッタ，埋込ソース，埋込ドライン，埋
込ゲート等）があり、該電極領域と基体表面上の電極配
線とを電気的に接続する領域を必要とするものであれば
同じようにあてはまる。
【０００８】本発明の主たる目的は、従来よりも優れた
半導体装置を提供することにある。
【０００９】すなわち、本発明は上述した技術的課題を
解決するためになされたもので、サイズの小さい、大電
流動作の可能な半導体装置を提供することを目的とする
。
【００１０】本発明の他の目的は、第１導電型の第１半
導体領域と第１導電型で前記第１半導体領域よりも高抵
抗の第２半導体領域とを含むコレクタ領域と、第２導電
型の半導体領域を含むベース領域と、第１導電型の半導
体領域を含むエミッタ領域と、を有し、該コレクタ領域
の前記第２半導体領域層内に、前記第１半導体領域と前
記コレクタ領域上のコレクタ電極とを接続する第１金属
層領域を設けてなるバイポーラトランジスタを含む半導
体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は第１導電型の第１半導体領域
と第１導電型で前記第１半導体領域よりも高抵抗の第２
半導体領域とを含むコレクタ領域と、第２導電型の半導
体領域を含むベース領域と、第１導電型の半導体領域を
含むエミッタ領域と、を有し、前記コレクタ領域の前記
第２半導体領域層内に、前記第１半導体領域と前記コレ
クタ領域上のコレクタ電極とを接続する第１金属層領域
を設けたことを特徴とする。
【００１２】ここで、前記コレクタ領域は前記第１導電
型とは異なる第２導電型の第３半導体領域上に形成され
、かつ第２導電型で前記第３半導体領域よりも高抵抗の
第４半導体領域層により囲まれており、該第４半導体領
域には該第４半導体領域上の電極と前記第３半導体領域
とを接続する第２の金属層領域を設けてなるようにして
もよい。
【００１３】前記金属層領域は前記コレクタ電極と一体
的に形成されていてもよい。前記第２の金属層領域は前
記電極と一体的に形成されていてもよい。
【００１４】前記金属層領域は単結晶アルミニウムより
形成されているものであってもよい。
【００１５】前記第２の金属層領域は単結晶アルミニウ
ムより形成されているものであってもよい。
【００１６】また、本発明の半導体装置は半導体基体の
内部に設けられた第１導電型の半導体からなる半導体電
極領域と、前記半導体の一面に設けられた電極と、前記
半導体基体内部に設けられ前記半導体電極領域と前記電
極とを接続する金属電極領域と、を有することを特徴と
する。
【００１７】ここで、前記金属電極領域の周囲には絶縁
膜が設けられていてもよい。
【００１８】前記金属電極領域はバイポーラトランジス
タのコレクタ電極であってもよい。
【００１９】前記金属電極領域は絶縁ゲート型トランジ
スタのソースまたはドレイン電極であってもよい。
【００２０】前記金属電極領域は静電誘導トランジスタ
のゲート電極であってもよい。
【００２１】
【実施例】以下、本発明の好適な実施態様例について説
明する。
【００２２】本発明の好適な実施態様に用いられる電極
構造としては半導体基体内に埋込まれたアスペクト比の
高い金属領域からなる電極領域である。
【００２３】本発明の電極構造はシリーズ抵抗低減の意
味で半導体基体内部に電極配線の一部を形成するもので
あり、あらゆる機能素子すなわち、電界効果トランジス
タ、バイポーラトランジスタ、拡散抵抗等の機能素子に
利用できる。特にバイポーラトランジスタとりわけＶ−
ＰＮＰ　　トランジスタのコレクタ電極に利用すると大
なる効果を奏するものである。
【００２４】（第１の実施態様例）図３はその例として
Ｖ−ＰＮＰ　トランジスタを示す模式的断面図である。 図３において、図１および図２に示した従来のＶ−ＰＮ
Ｐ　トランジスタと同一構成部分には同一符号を符し、
その説明を省略する。
【００２５】図３において符号２０は導電材料として金
属からなる第１電極領域である。ここではＷ＜Ｈであり
Ｈ／Ｗは１．０　以上より好ましくは２．０　以上最適
には３．０　以上としてコレクタ電極の占める面積を小
さくすることができる。この第１電極領域２０はコレク
タ領域５のＰ＋埋込層３とコレクタ電極１２を接続する
もので、Ｐ＋埋込層３とコレクタ電極１２との間のコレ
クタ領域５のＰ−ウエル層４および層間絶縁膜１８内に
Ｐ型シリコン基板１の表面に対して交差する方向として
、ここでは直交する方向に沿って形成されている。Ｐ−
ウエル層４はＰ＋埋込層より高抵抗である。本実施例に
おいては、第１配線層がＰ＋埋込層３と直接オーミック
接触するために図１および図２に示した従来のトランジ
スタにおけるＰ＋層９に相当する不純物層は形成されて
いない。
【００２６】このような第１電極領域２０を形成する導
電材料としては、半導体を用いた電子デバイスや集積回
路素子における電極や配線などに通常用いられる材料を
用いることができるが、その中でも純アルミニウム（Ａ
ｌ）もしくはＡｌを主成分とする金属としてシリコンを
含むアルミニウム（Ａｌ−Ｓｉ）等が好適に用いられる
。特にＡｌは廉価で電気伝導度が高く、また表面に緻密
な酸化膜が形成されるので、内部が化学的に保護されて
安定化することや、Ｓｉとの密着性が良好であることな
ど、　多くの利点を有しているから、　上述したシリコ
ンからなるＰ＋埋込層３と例えばＡｌからなるコレクタ
電極１２とを良好に接続する場合に好適である。
【００２７】このように、金属埋込電極が溝の底部のみ
で所定の領域と電気的に接続する場合には、溝の底部を
除いて、側壁全面を絶縁膜で覆うと良い。
【００２８】また、金属埋込電極が溝の側壁や底部のう
ちの一部分と絶縁される場合には、該一部分のみを絶縁
膜で覆うようにする。
【００２９】次に、図４〜図１２を参照して本発明の一
実施例を説明する。
【００３０】１）まず、例えば１０１４〜１０１５／ｃ
ｍ３　の不純物濃度を有するＰ型シリコン基板１の表面
に拡散マスク用のＳｉＯ２等からなる熱酸化膜３０を例
えば厚さ０．８　〜１．０ｍｍ、で形成し、この熱酸化
膜３０をパターニングすることにより、　熱酸化膜３０
に所定の大きさ、形状の開孔３１を形成する。次いで、
熱酸化膜３０をマスクとし、熱酸化膜３０の開孔３１を
通じてＰ型シリコン基板１の表面にＳｂ（アンチモン）
あるいはＡｓ（ヒ素）等のＮ型不純物をイオン注入法に
より導入したのち、熱処理を行なってＮ型不純物を活性
化させるとともにＰ型シリコン基板１の内部に拡散させ
る。このようにして例えばシート抵抗４０〜１２０　Ω
／□のＮ＋埋込層２を形成する（図４）。
【００３１】２）次に、上述した熱酸化膜３０を除去し
た後、別のＳｉＯ２等からなる熱酸化膜３２を例えば厚
さ１００　〜１０００Å程度で形成する。この熱酸化膜
３２に対してレジストパターニングを行う。レジストの
開孔を通じてＮ＋埋込層２とこのＮ＋埋込層２の外側を
取囲む領域とにＢ（ホウ素）のＰ型不純物をイオン注入
法により導入した後、レジストを除去したうえで熱処理
を施す。この熱処理により上述の不純物を活性化させる
とともにシリコン基板１の内部に拡散させる。このよう
にして例えば２００〜１０００Ω／口のＰ＋層３３，３
４　を形成する（図５）。
【００３２】３）次に、シリコン基板１上の酸化膜をす
べて除去したのち、Ｎ型エピタキシャル層１３を成長さ
せる。このＮ型エピタキシャル層１３は、その厚さが　
１〜５μｍ　程度で，比抵抗が　１〜２０Ω／ｃｍ程度
であるのが望ましい。このエピタキシャル成長において
、Ｐ＋層３３，３４　からは不純物がＮ型エピタキシャ
ル層１３内に拡散する。特にＮ＋埋込み層２（Ｐ＋層３
３）　からはＮ型およびＰ型の不純物がＮ型エピタキシ
ャル層１３内に拡散するが、　拡散係数の大きいＰ型不
純物が速い拡散速度で拡散するので、Ｎ＋埋込み層２の
上にＰ＋埋込み層３が形成される（図６）。
【００３３】４）次に、上述のＮ型エピタキシャル層の
表面上に熱酸化膜を形成し、この熱酸化膜をパターニン
グして開孔を形成する。この熱酸化膜をマスクとして開
孔を通じてＢ等のＰ型不純物をイオン注入によりＮ型エ
ピタキシャル層１３表面に導入したのち、　熱処理して
不純物をＮ型エピタキシャル層１３内に拡散させる。こ
のようなイオン注入法および熱処理によりＰ＋埋込層３
の上にＰ−ウエル層４が形成される（図７）。このウエ
ル層４のシート抵抗は２〜１０　ｋΩ／口程度であるこ
とが望ましい。
【００３４】５）次に、Ｎ型エピタキシャル層１３上か
ら熱酸化膜を除去した後、あらためて厚さ１００　〜１
０００Åの熱酸化膜と厚さ１０００〜２０００ÅのＳｉ
３Ｎ４　等からなる非酸化性膜とを順次積層する。次い
で、この積層膜にパターニングを施して後述の素子分離
領域用の開孔を形成する。 そして、この耐酸化性マスクとしての積層膜を用いた選
択酸化により、素子分離用のフィールド酸化膜領域１７
（厚さ０．８　〜１．０　μｍ）とバイポーラトランジ
スタ用の素子領域とを形成した後、上述の積層膜を除去
する（図８）。
【００３５】６）次に、素子領域のＮ−型エピタキシャ
ル層１３の表面上に厚さ２００　〜１０００Åの熱酸化
膜を形成し、この熱酸化膜にレジストパターニングを施
してバイポーラトランジスタのベース形成用の開孔を形
成する。その後、この開孔を通じてＮ型不純物をイオン
注入法により導入したのち、レジストとしての熱酸化膜
を除去した上で熱処理する。これによりＰ−ウエル層４
内にＮ−ウエル層（ベース）６が形成される。このベー
ス層６の形成条件は、作成すべきバイポーラトランジス
タの特性により異なるが、シート抵抗は０．６　〜３　
ｋΩ／口程度とすることが望ましい（図９）。
【００３６】７）次に、素子領域の表面上に熱酸化膜を
形成し、この熱酸化膜にレジストパターニングを施して
熱酸化膜のＮ−ウエル層（ベース）６に相当する位置、
すなわちレジストのエミッタ形成領域とＰＮ素子分離領
域とに開孔を形成する。次いで、これらの開孔を通じて
Ｂ、ＢＦ２　等のＰ型不純物をイオン注入法により導入
したのち、レジストとしての熱酸化膜を除去する。
【００３７】次いで、Ｎ−ウエル層（ベース）６表面上
に熱酸化膜を形成し、この熱酸化膜にレジストパターニ
ングーを施してベースコンタクトのＮ＋層形成用の開孔
を形成する。次いで開孔を通じてＡｓ等のＮ型不純物を
イオン注入法により導入したのち、レジストとしての熱
酸化膜を除去する。
【００３８】その後、熱処理を施すことによってＰ型不
純物を活性化し、拡散させ、Ｎ−ウエル層（ベース）６
の上部に互いに離間したＰ＋層７とＮ＋層８とを形成す
る（図１０）。
【００３９】このステップにおけるＰ型不純物のイオン
注入条件およびその後の熱処理条件は、作製すべきバイ
ポーラトランジスタ特性により決められる。
【００４０】８）次に、素子領域と素子分離領域の全体
表面上に例えばＢＰＳＧ（Ｂｏｒｏーｐｈｏｓｐｈｏ　
ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）等をＣＶＤ　法により
厚さ０．６　〜１．０　μｍ　程度に堆積させたのち、
アニールを施して層間絶縁膜１８を形成する。
【００４１】９）次に、層間絶縁膜１８上に熱酸化膜を
形成し、この熱酸化膜にレジストパターニングを施して
コンタクトホール用の開孔を形成する。次いで、この開
孔を通して層間絶縁膜１８とＰ−ウエル層４とに２段階
のエッチングを施してＰ＋埋込層３表面に達するコレク
タコンタクトホールを形成したのち、レジストとしての
熱酸化膜を除去する。次いで、このコレクタコンタクト
ホール内に後述するＡｌ−ＣＶＤ法によりＡｌ膜または
Ａｌ−Ｓｉ　膜などからなる第１電極領域２０を形成す
る（図１１）。
【００４２】１０）次に、素子領域の表面上に熱酸化膜
を形成し、この熱酸化膜にパターニングを施してベース
用およびエミッタ用のコンタクトホール形成のためのレ
ジスト開孔を形成する。次いで、これらの開孔を通じて
層間絶縁膜１８にエッチングを施すことによってベース
コンタクトホールおよびエミッタコンタクトホールをそ
れぞれ形成する。次いで、これらベースコンタクトホー
ルおよびエミッタコンタクトホール内に、再びＡｌ−Ｃ
ＶＤ法によりＡｌ膜またはＡｌ−Ｓｉ　膜などからなる
電極層２１および２２を層間絶縁膜１８と面一となるよ
うに形成する。
【００４３】次に、非選択性のＣＶＤ　法またはスパッ
タリング法により素子領域全面にＡｌ膜またはＡｌ−　
Ｓｉ膜を厚さ０．５　〜１．０　μｍ　程度で形成し、
このＡｌ膜等にパターニングを施すことによってエミッ
タ電極１０、ベース電極１１、　コレクタ電極１２の各
電極およびこれに付随する配線を形成して所望のＶ−Ｐ
ＮＰ　トランジスタを作製する（図１２）。
【００４４】なお、図１１に示すように、Ａｌ−ＣＶＤ
法により第１電極領域２０を層間絶縁膜１８と面一にな
るまで成長させるようにしたが、第１配線層２０をＰ＋
ウエル層４と面一になるまで成長させた段階で一且選択
成長を止め、上述したベースおよびエミッタコンタクト
ホールの形成後に改めてＡｌ−ＣＶＤ法を開始して選択
成長させることによって第１電極領域２０、電極層２１
および２２の各上面を面一にすることができる。
【００４５】このような構成からなるＶ−ＰＮＰ　トラ
ンジスタにおいては、第１電極領域２０を設けたので、
　Ｐ−ウエル層４のコレクタシリーズ抵抗を大幅に低減
することができるから、大電流領域、すなわち本トラン
ジスタのエミッタ設置電流増幅率βの低減を改善するこ
とができる。
【００４６】（第２の実施態様例）図１３は本発明の他
の実施態様例を示す模式的断面図である。図１３におい
ても図１および図２に示した従来のＶ−ＰＮＰ　トラン
ジスタと同様構成部分には同一符号を符し、その説明を
省略する。
【００４７】本発明は図１３において符号２４で示され
る導電材料からなる第２配線層に好適に用いられる。こ
の第２電極領域２４は層間絶縁膜１７上のガードリング
電極１５とコレクタ領域５の下側に形成されたＮ＋埋込
層２とを接続するもので、コレクタ領域５を囲むＮ−エ
ピタキシャル層１３および層間絶縁膜１７を貫通するよ
うにＰ型シリコン基板１の表面に対して直交する方向に
沿って形成されている。
【００４８】第２電極領域２４を形成する導電材料とし
ては、上述した第１電極領域２０を形成する材料と同種
のものを使用することができる。そして、両電極領域２
０，２４　を同一の材料により形成する場合には、例え
ばレジストパターニング、エッチング等の工程により必
要なコンタクトホールを形成したのち、本発明に係る電
極領域を形成するのに好適な選択Ａｌ−ＣＶＤ法により
両電極領域２０，２４　を同時に形成することができる
。
【００４９】このような構成からなるＶ−ＰＮＰ　トラ
ンジスタにおいては、第２電極領域２４を設けたので、
トランジスタ動作として飽和段階に入って、寄生ＰＮＰ
　トランジスタが構成されても、最高電位にバイアスす
ることにより寄生ＰＮＰ　トランジスタのエミッタ設置
電流増幅率βを低減し、かつＰ型シリコン基板１への漏
れ電流を低減することができる。また、このＶ−ＰＮＰ
　トランジスタでは、図１に示した従来のＶ−ＰＮＰ　
トランジスタの構造と異なり深いＮ＋層１４に代えてＡ
ｌ等からなる第２電極領域２４を設けたので、Ｎ＋層１
４からのドーパントの拡散を考慮する必要がないため、
コレクタ領域５と素子分離領域１６とのマージンを大き
くとる必要がないから、素子サイズを小さくでき、かつ
コレクタ領域５の接合容量も低減することが出来る。
【００５０】なお、上述したように第１電極領域２０ま
たは第２電極領域２４を形成するには、このように深い
孔を埋込むことができるのなら他のスパッタリング法、
トリエチルアルミニウムを用いたＣＶＤ　法等の気相法
を用いることができるが、特に上述の配線層用のコンタ
クトホールのように、アスペクト比（ホールの深さ／ホ
ール径）が比較的大きく、かつホール径自体が小さい場
合にコンタクトホール内に効率よく良質のＡｌ膜等を成
膜できるなどの点から、後述するＡｌ−ＣＶＤ法が好適
である。Ａｌ−ＣＶＤ法によればアスペクト比が１．０
　以上はもちろん２．０　以上または３．０　以上の微
細加工にも好適である。
【００５１】以下、具体的な実験例を示して本発明を詳
細に説明する。
【００５２】（第１実験例）以下のようにして、図３に
示した構成のＶ−ＰＶＰ　トランジスタを作製した。
【００５３】まず、１０１４〜１０１５／ｃｍ３の不純
物濃度を有するＰ形シリコン基板の表面に拡散マスク用
のＳｉＯ２等からなる熱酸化膜を厚さ０．８　〜１．０
　μｍ　で形成し、この熱酸化膜をパターニングするこ
とにより、熱酸化膜に所定の大きさ、形状の開孔を形成
した。次いで、２の開孔３１を通じてＰ形シリコン基板
の表面にＳｂ（アンチモン）あるいはＡｓ（ヒ素）等の
Ｎ型不純物をイオン注入法により導入したのち、熱処理
を行ってＮ型不純物を活性化させるとともにＰ形シリコ
ン基板の内部に拡散させた。このようにして４０〜１２
０　Ω／□のＮ＋埋込層を形成した。
【００５４】次に、上述した熱酸化膜を除去したのち、
別のＳｉＯ２等からなる熱酸化膜を厚さ１００　〜１０
０００　Å程度で形成した。この熱酸化膜に対してレジ
ストパターニングを行い、レジストの開孔を通じてＮ＋
埋込とこのＮ＋埋込層の外側を取囲む領域とにＢ（ホウ
素）のＰ型不純物をイオン注入法により導入したのち、
レジストを除去したうえで熱処理を施した。この熱処理
により上述の不純物を活性化させるとともにシリコン基
板の内部に拡散させた。このようにして２００　〜１０
００Ω／□のＰ＋層を形成した。
【００５５】次に、シリコン基板上の酸化膜をすべて除
去したのち、Ｎ型エピタキシャル層を成長させた。この
Ｎ型エピタキシャル層は、その厚さが１〜５μｍ　程度
、比抵抗が１〜２０Ω／ｃｍ程度であった。このエピタ
キシャル成長によりＮ＋埋込層の上にＰ＋型埋込層を形
成した。
【００５６】次に、Ｎ−エピタキシャル層の表面上に熱
酸化膜を形成し、この熱酸化膜をパターニングして開孔
を形成し、この熱酸化膜をマスクとしてその開孔を通じ
てＢ等のＰ型不純物をイオン注入法によりＮ−エピタキ
シャル層表面に導入したのち、熱処理して不純物をＮ−
エピタキシャル層内に拡散させた。これによりＰ＋埋込
層の上にＰ−ウエル層を形成した。このＰ−ウエル層の
シート抵抗は２〜１０ｋΩ／□程度であった。
【００５７】次に、Ｎ−エピタキシャル層上から熱酸化
膜を除去したのち、あらためて厚さ１００　〜１０００
０　Åの熱酸化膜と厚さ１０００〜２０００ÅのＳｉ３
Ｎ４　等からなる非酸化性膜とを順次積層した。次いで
、この積層膜にパターニングを施して後述の素子分離領
域用の開孔を形成した。そして、この耐酸化性マスクと
しての積層膜を用いた選択酸化により、素子分離用のフ
ィールド絶縁膜領域（厚さ０．８　〜１．０　μｍ）と
バイポーラトランジスタ用の素子領域とを形成したのち
、積層膜を除去した。
【００５８】次に、素子領域のＮ−エピタキシャル層の
表面上にまた厚さ２００　〜１００００　Åの熱酸化膜
を形成し、この熱酸化膜にレジストパターニングを施し
てバイポーラトランジスタのベース形成用の開孔を形成
した。その後、この開孔を通じてＮ型不純物をイオン注
入法により導入したのち、レジストとしての熱酸化膜を
除去したうえで熱処理した。これによりＰ−ウエル層内
にＮ−ウエル層（ベース）を形成した。このベース層の
シート抵抗は０．６　〜３　ｋΩ／□程度であった。
【００５９】次に、素子領域の表面上に熱酸化膜を形成
し、この熱酸化膜にレジストパターニングを施して熱酸
化膜のＮ−ウエル層（ベース）に相当する位置、すなわ
ちエミッタ形成領域とＰＮ素子分離領域とに開孔を形成
した。次いで、これらの開孔を通じてＢ，ＢＦ２　等の
Ｐ型不純物をイオン注入法により導入したのち、レジス
トとしての熱酸化膜を除去した。
【００６０】次いで、Ｎ−ウエル層（ベース）表面上に
熱酸化膜を形成し、この熱酸化膜にレジストパターニン
グを施してベースコンタクトのＮ＋層形成用の開孔を形
成した。次いで、この開孔を通じてＡｓ等のＮ型不純物
をイオン注入法により導入したのち、レジストとしての
熱酸化膜を除去した。
【００６１】その後、熱処理を施すことによってＰ型お
よびＮ型不純物を活性化し、拡散させ、Ｎ−ウエル層（
ベース）の上部に互いに離間したＰ＋層とＮ＋層とを形
成した。
【００６２】次に、素子領域と素子分離領域の全体表面
上にＢＰＳＧ等をＣＶＤ　法により厚さ０．６〜１．０
　μｍ　程度に成長させたのち、アニールを施して層間
絶縁膜を形成した。
【００６３】次に、層間絶縁膜上に熱酸化膜を形成し、
この熱酸化膜にレジストパターニングを施してコレクタ
コンタクトホール用の開孔を形成した。次いで、この開
孔を通じて層間絶縁膜とＰ−ウエル層とに２段階でエッ
チングを施してＰ＋埋込層表面に達するコレクタコンタ
クトホールを形成したのち、レジストとしての熱酸化膜
を除去した。次いで、このコレクタコンタクトホール内
にＡｌ−ＣＶＤ法として、ＤＭＡＨと水素とを用い基体
表面温度を２７０　℃に保持してＡｌ膜からなる第１電
極領域を形成した。この第１電極領域はその表面が層間
絶縁膜の表面と面一となるまで成長させた。
【００６４】次に、素子領域の表面上に熱酸化膜を形成
し、この熱酸化膜にパターニングを施してベースおよび
エミッタ用のコンタクトホール形成のためのレジスト開
孔を形成した。次いで、これらの開孔を通じて層間絶縁
膜にエッチングを施すことによってベースコンタクトホ
ールおよびエミッタコンタクトホールをそれぞれ形成し
た。
【００６５】次いで、これらベースコンタクトホールお
よびエミッタコンタクトホール内に、上述したＡｌ−Ｃ
ＶＤ法によりＡｌ膜からなる各電極領域を形成した。
【００６６】次に、スパッタリング法により素子領域全
面にＡｌ膜を厚さ０．５　〜１．０　μｍ　程度で形成
し、このＡｌ膜にパターニングを施すことによってエミ
ッタ電極，ベース電極，コレクタ電極等の各電極および
これらに付随する配線を形成した所望のＶ−ＰＮＰ　ト
ランジスタを作製した。
【００６７】このようにして作製したＶ−ＰＮＰ　トラ
ンジスタにおいて、エミッタ接地電流増幅率βの低減を
改善することができた。
【００６８】（第２実験例）図１３に示した構成のＶ−
ＰＮＰ　トランジスタを作製した。その製造工程は上述
した第１実施例における製造工程のうち、第１電極領域
をＡｌ−ＣＶＤ法に形成する工程の前工程まで同一であ
る。
【００６９】本実施例においては、第１電極領域および
第２電極領域をＡｌ−ＣＶＤ法により同時に形成した。
【００７０】このようにして作製したＶ−ＰＮＰ　トラ
ンジスタにおいては、エミッタ接地電流増幅率βの低減
を改善し、さらに寄生トランジスタのβを低減すること
ができた。
【００７１】以上説明したように、本実施例によれば、
コレクタ用表面電極とコレクタ領域のＰ＋埋込層とを接
続する第１電極領域によりコレクタ領域のＰ−ウエル層
のコレクタシリーズ抵抗を大幅に低減することができ、
よってバイポーラトランジスタのエミッタ接地電流増幅
率βの低減を改善し、かつ周波数特性を向上させること
ができる。
【００７２】また、本実施例によれば、上述した第１電
極領域に加えてＮ−エピタキシャル層上のガードリング
用表面電極とＮ＋埋込層とを接続する第２電極領域によ
り、素子サイズを大きくすることなしに、最高電位をバ
イアスしても寄生トランジスタのβを低減し、かつ基板
へのもれ電流を低減することができる。さらに、コレク
タ領域の接合容量も小さくできるので、周波数特性の向
上をはかることができる。
【００７３】（第３実施態様例）次に、本発明による電
極構造を静電誘導トランジスタ（ＳＩＴ）　に適用した
一例について説明する。
【００７４】図１４において、１０１　はシリコンなど
の半導体基板、１０１’はソース領域、１０２　はゲー
ト拡散領域、１０３　はドレイン拡散領域、１０４　は
二酸化ケイ素など絶縁領域、１０５　はスパッタ法など
による金属配線領域、１０６　は選択アルミニウムＣＶ
Ｄ　法によって凹部１１０　内に堆積させたアルミニウ
ムまたはアルミニウム−シリコンからなる電極領域であ
る。
【００７５】図１５における（ａ）　〜（ｅ）　は本例
によるＳＩＴ　の製造工程図である。
【００７６】まず、ソース領域となる基板４０１’上に
高抵抗のエピタキシャル層を設けたシリコン基体４０１
　に熱酸化法によって二酸化ケイ素膜４０４　を４００
０Å成長させる。 次にその酸化膜４０４　の所定の場所に、リソグラフィ
ー工程により、１μｍ　□のドレイン領域の穴開けを行
う。次にイオン注入により砒素を１×１０１６ｉｏｎｓ
／ｃｍ２の密度で打ち込み、ドレイン拡散層４０３　を
形成する（図１５における（ａ））。
【００７７】次にリソグラフィー工程により、ゲート加
工領域にたとえば幅が約０．８　μｍ　の穴をあけたレ
ジスト像を形成する。そのレジストをマスクにして、最
初にＣ２Ｆ６−ＣＨＦ３　系のエッチング剤を用いたド
ライエッチングで酸化膜４０４　を穴あけし、次に、Ｃ
Ｃｌ２Ｆ２−Ｎ２　系によるドライエッチングで基板４
０１　にたとえば深さ約１．０　μｍ　の凹部４１０　
を形成する。その後、マスクに用いたレジストを除去し
、熱酸化法によって凹部４１０　の側面および底面に厚
さ１５００Åの二酸化ケイ素膜を成長させる。この時、
ドレイン表面の露出部分も、同時に二酸化ケイ素で覆わ
れ、次にＣ２Ｆ６−ＣＨＦ３　系によるリアクティブイ
オンエッチングを行えば、凹部４１０の底面だけが露出
する（図１５における（ｂ））。
【００７８】次にイオン注入により、三フッ化硼素を１
×１０１５ｉｏｎｓ／ｃｍ２の密度で打ち込む。ついで
１０００℃，１０分程度の窒素雰囲気中でのイオン活性
化を行い、ゲート拡散層４０２　を形成する（図１５に
おける（ｃ））。
【００７９】次に本発明の特徴であるアルミニウム−シ
リコンの凹部内への埋め込みを行う。図１５における（
ｃ）　に示した構造の基体について、アルミニウム−シ
リコンの埋め込みを行う処理を図１６を用いて詳細に説
明する。
【００８０】まず、基体をロードロック室５１１　に配
置する。このロードロック室５１１　には前記したよう
に水素が導入されて水素雰囲気とされる。そして、排気
系５１０　により反応室５１２　内にほぼ１×１０−８
Ｔｏｒｒに排気する。
【００８１】ただし反応室５１２　内の真空度は１×１
０−８Ｔｏｒｒより悪くてもＡｌ−Ｓｉ　は成膜する。
【００８２】そして、不図示のガスラインからジメチル
アルミニウムハイドライド（ＤＭＡＨ）およびＳｉ２Ｈ
６　を供給する。ＤＭＡＨラインのキャリアガスはＨ２
を用いる。
【００８３】不図示の第２のガスラインは反応ガスとし
てのＨ２用であり、この第２のガスラインからＨ２を流
し、不図示のスローリークバルブの開度を調整して反応
室５１２　内の圧力を所定の値にする。この場合の典型
的圧力は略々１．５Ｔｏｒｒ　とする。ＤＭＡＨライン
よりＤＭＡＨを反応管内へ導入する。全圧は略々１．５
Ｔｏｒｒ　であり、ＤＭＡＨ分圧を略々１．５　×１０
−４Ｔｏｒｒ、Ｓｉ２Ｈ６　分圧を２×１０−６Ｔｏｒ
ｒとする。その後ランプを点灯しウェハを直接加熱する
。このようにしてＡｌ−Ｓｉ　を堆積させる。
【００８４】Ａｌ−Ｓｉ　膜を形成する際の第２の原料
ガスとしてのＳｉを含むガスとしては、Ｓｉ２Ｈ６，　
ＳｉＨ４，　Ｓｉ３Ｈ８，　Ｓｉ（ＣＨ３）４，　Ｓｉ
Ｃｌ４，　ＳｉＨ２Ｃｌ２，　ＳｉＨ３Ｃｌを用いるこ
とができる。
【００８５】ＤＭＡＨとＨ２およびＳｉ２Ｈ６　等のＳ
ｉ原料ガスとを添加することにより、Ｓｉを０．５　〜
２．０　％を含むＡｌ−Ｓｉ　を堆積させることができ
る。反応管圧力は０．０５〜７６０Ｔｏｒｒ　、望まし
くは０．１　〜０．８Ｔｏｒｒ　、基体温度は２６０　
℃〜４４０　℃、ＤＭＡＨ分圧は反応管内圧力の１×１
０−５倍〜１．３　×１０−３倍、Ｓｉ２Ｈ６　分圧は
反応管内圧力の１×１０−７〜１×１０−４倍の範囲で
あり、このようにＡｌ−Ｓｉ　が堆積する。
【００８６】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ−Ｓｉ
　膜の所定の堆積時間とは、Ａｌ−Ｓｉ　が凹部４１０
　を埋め込むまでの時間約２０分である。このときの直
線加熱による基体表面の温度は２７０　℃とした。ここ
までの工程の凹部４１０　部分のみに、選択的に、Ａｌ
−Ｓｉ　膜４０６　が堆積する。
【００８７】次にドレイン領域４０３　上に、リソグラ
フィー工程によって穴あけをし、ＤＣスパッタ法により
基体全面にアルミニウム−シリコン４０５　を８０００
Å堆積させる。 最後にＣｌ２−ＢＣｌ３−Ｈｅ　系によるドライエッチ
ングを適用し、アルミニウム−シリコンを所定の配線形
状に加工する（図１５における（ｅ）　参照）。
【００８８】上記の実施例では、ドレイン電極１０３　
にｎ型、ゲート電極１０２　にｐ型のＮチャネルＳＩＴ
　の場合を記載したが、ドレイン電極１０３　にｐ型、
ゲート電極１０２　にｎ型のＰチャネルＳＩＴ　も同様
に形成できる。
【００８９】以上説明したように、選択アルミニウムＣ
ＶＤ　法を用いることにより、凹部の幅が０．８　μｍ
　以下の改良型ＳＩＴ　の埋込電極領域を信頼性高く形
成することができる。
【００９０】本発明に好適な成膜方法とは、アルキルア
ルミニウムハイドライドのガスと水素ガスとを用いて、
電子供与性の基体上に表面反応により堆積膜を形成する
ものである（以下Ａｌ−ＣＶＤ法と称する）。
【００９１】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここで
、Ａｌ選択堆積の際には直接加熱または間接加熱により
基体の表面温度をアルキルアルミニウムハイドライドの
分解温度以上４５０℃未満に保持することが好ましく、
より好ましくは２６０℃以上４４０℃以下がよい。
【００９２】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
【００９３】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
【００９４】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。
【００９５】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
【００９６】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４　，Ｓｉ２　Ｈ６
　，Ｓｉ３　Ｈ８　，Ｓｉ（ＣＨ３　）４　，ＳｉＣｌ
４　，ＳｉＨ２　Ｃｌ２，ＳｉＨＣｌ３　等のＳｉ原子
を含むガスや、ＴｉＣｌ４　，ＴｉＢｒ４　，Ｔｉ（Ｃ
Ｈ３　）４　等のＴｉ原子を含むガスや、ビスアセチル
アセトナト銅Ｃｕ（Ｃ５　Ｈ７　Ｏ２　），ビスジピバ
ロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２　，
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５　
ＨＦ６　Ｏ２　）２　等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。
【００９７】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２　等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。
【００９８】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。
【００９９】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
【０１００】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。
【０１０１】図１７ないし図１９に上述した成膜方法を
適用するに好適な金属膜連続形成装置を模式的に示す。
【０１０２】この金属膜連続形成装置は、図１７に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１，第１の成膜室としてのＣＶＤ反応室３１２，
ＲＦエッチング室３１３，第２の成膜室としてのスパッ
タ室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ２　雰囲気に置き
換える為の室である。次のＣＶＤ反応室３１２は基体上
に常圧または減圧下で上述したＡｌ−ＣＶＤ法による選
択堆積を行う室であり、成膜すべき基体表面を少なくと
も２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３
１７を有する基体ホルダ３１８が内部に設けられるとと
もに、ＣＶＤ用原料ガス導入ライン３１９によって室内
にバブラー３１９−１で水素によりバブリングされ気化
されたアルキルアルミニウムハイドライド等の原料ガス
が導入され、またガスライン３１９′より反応ガスとし
ての水素ガスが導入されるように構成されている。次の
ＲＦエッチング室３１３は選択堆積後の基体表面のクリ
ーニング（エッチング）をＡｒ雰囲気下で行う為の室で
あり、内部には基体を少なくとも１００℃〜２５０℃の
範囲で加熱可能な基体ホルダ３２０とＲＦエッチング用
電極ライン３２１とが設けられるとともに、Ａｒガス供
給ライン３２２が接続されている。次のスパッタ室３１
４は基体表面にＡｒ雰囲気下でスパッタリングにより金
属膜を非選択的に堆積する室であり、内部に少なくとも
２００℃〜２５０℃の範囲で加熱される基体ホルダ３２
３とスパッタターゲット材３２４ａを取りつけるターゲ
ット電極３２４とが設けられるとともに、Ａｒガス供給
ライン３２５が接続されている。最後のロードロック室
３１５は金属膜堆積完了後の基体を外気中に出す前の調
整室であり、雰囲気をＮ２　に置換するように構成され
ている。
【０１０３】図１８は上述した成膜方法を適用するに好
適な金属膜連続形成装置の他の構成例を示しており、前
述の図１７と同じ部分については同一符号とする。図１
８の装置が図１７の装置と異なる点は、直接加熱手段と
してハロゲンランプ３３０が設けられており基体表面を
直接加熱出来る点であり、そのために、基体ホルダ３１
２には基体を浮かした状態で保持するツメ３３１が配設
されていることである。
【０１０４】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。
【０１０５】上記構成の金属膜連続形成装置は、実際的
には、図１９に示すように、搬送室３２６を中継室とし
て前記ロードロック室３１１，ＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，スパッタ室３１４，ロードロッ
ク室３１５が相互に連結された構造のものと実質的に等
価である。この構成ではロードロック室３１１はロード
ロック室３１５を兼ねている。前記搬送室３２６には、
図に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向
に伸縮可能な搬送手段としてのアーム３２７が設けられ
ており、このアーム３２７によって、図２０中に矢印で
示すように、基体を工程に従って順次ロードロック室３
１１からＣＶＤ室３１２，ＲＦエッチング室３１３，ス
パッタ室３１４，ロードロック室３１５へと、外気にさ
らすことなく連続的に移動させることができるようにな
っている。
【０１０６】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。
【０１０７】図２１は本発明による電極および配線を形
成する為の成膜手順を説明する為の模式的斜視図である
。
【０１０８】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。
【０１０９】次に、図１８及び図２１を参照しながら具
体的に説明する。まず基体の用意をする。基体としては
、例えば単結晶Ｓｉウエハ上に各口径の開孔の設けられ
た絶縁膜が形成されたものを用意する。
【０１１０】図２１における（Ａ）はこの基体の一部分
を示す模式図である。ここで、１４０１は伝導性基体と
しての単結晶シリコン基体、１４０２は絶縁膜（層）と
しての熱酸化シリコン膜である。１４０３および１４０
４は開孔（露出部）であり、それぞれ口径が異なる。１
４１０はＳｉの露出している溝底部である。
【０１１１】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図３をもってすれば次の通りである。
【０１１２】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０−８
Ｔｏｒｒに排気する。ただし反応室３１２内の真空度は
１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜出来る。
【０１１３】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ２　を用いる。
【０１１４】第２のガスライン３１９′は反応ガスとし
てのＨ２　用であり、この第２のガスライン３１９′か
らＨ２　を流し、不図示のスローリークバルブの開度を
調整して反応室３１２内の圧力を所定の値にする。この
場合の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０−
３Ｔｏｒｒとする。その後ハロゲンランプ３３０に通電
しウエハを直接加熱する。このようにしてＡｌを選択的
に堆積させる。
【０１１５】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ２　（熱酸化シリコン膜）の膜厚
と等しくなるまでの時間であり、実験によりあらかじめ
求めることが出来る。
【０１１６】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図２１
における（Ｂ）に示すように開孔内に選択的にＡｌ膜４
０５が堆積するのである。
【０１１７】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。
【０１１８】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下の真
空度に到達するまで排気する。同時に、ＲＦエッチング
室３１３を５×１０−６Ｔｏｒｒ以下に排気する。両室
が上記真空度に到達したことを確認した後、ゲートバル
ブ３１０ｃが開き、基体を搬送手段によりＣＶＤ反応室
３１２からＲＦエッチング室３１３へ移動し、ゲートバ
ルブ３１０ｃを閉じる。基体をＲＦエッチング室３１３
に搬送し、排気系３１６ｃによりＲＦエッチング室３１
３を１０−６Ｔｏｒｒ以下の真空度に達するまで排気す
る。その後ＲＦエッチング用アルゴン供給ライン３２２
によりアルゴンを供給し、ＲＦエッチング室３１３を１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒ
Ｆエッチング用基体ホルダー３２０を２００℃程に保ち
、ＲＦエッチング用電極３２１へ１００ＷのＲｆパワー
を６０秒間程供給し、ＲＦエッチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエッチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ッチング深さは酸化物相当で約１００Å程度とする。な
お、ここでは、ＲＦエッチング室でＣＶＤ堆積膜の表面
エッチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
Ｆエッチングを行わなくてもかなわない。その場合、Ｒ
Ｆエッチング室３１３は、ＣＶＤ反応室３１２とスパッ
タ室３１４の温度差が大きく異なる場合、温度変化を短
時間で行なうための温度変更室として機能する。
【０１１９】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０−６Ｔｏｒｒまで排気し、か
つスパッタ室３１４を５×１０−６Ｔｏｒｒ以下に排気
した後、ゲートバルブ３１０ｄを開く。その後、基体を
搬送手段を用いてＲＦエッチング室３１３からスパッタ
室３１４へ移動させゲートバルブ３１０ｄを閉じる。
【０１２０】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし、基
体を載置する基体ホルダー３２３の温度を２００〜２５
０℃程に設定する。そして、５〜１０ｋｗのＤＣパワー
でアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０
．５％）等のターゲット材をアルゴンイオンで削りＡｌ
やＡｌ−Ｓｉ等の金属を基体上に１００００Å／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成する為の第２成
膜工程と称する。
【０１２１】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止する
。ロードロック室３１１を５×１０−３Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ２　ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。
【０１２２】以上の第２Ａｌ膜堆積工程によれば図２１
における（Ｃ）のようにＳｉＯ２　膜１４０２上にＡｌ
膜１４０６を形成することができる。
【０１２３】そして、このＡｌ膜１４０６を図２１にお
ける（Ｄ）のようにパターニングすることにより所望の
形状の配線を得ることができる。
【０１２４】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
【０１２５】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ２　を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。
【０１２６】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。
【０１２７】その結果を表１に示す。
【０１２８】
【表１】
【０１２９】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。
【０１３０】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。
【０１３１】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。
【０１３２】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４　ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。
【０１３３】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。
【０１３４】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。
【０１３５】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
【０１３６】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。
【０１３７】このときの熱酸化ＳｉＯ２　膜の膜厚は８
０００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した（
以下このようなサンプルを“ＣＶＤＳｉＯ２　（以下Ｓ
ｉＯ２　と略す）／単結晶シリコン”と表記することと
する）。
【０１３８】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。
【０１３９】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２　，ＳｉＯ２　，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。
【０１４０】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。
【０１４１】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【０１４２】
【発明の効果】以上説明したように、本発明によれば、
コレクタ用表面電極とコレクタ領域のＰ＋埋込層とを接
続する第１電極領域によりコレクタ領域のＰ−ウエル層
のコレクタシリーズ抵抗を大幅に低減することができ、
よってバイポーラトランジスタのエミッタ接地電流増幅
率βの低減を改善し、かつ周波数特性を向上させること
ができる。
【０１４３】また、本発明によれば、上述した第１電極
領域に加えてＮ−エピタキシャル層上のガードリング用
表面電極とＮ＋埋込層とを接続する第２電極領域により
、素子サイズを大きくすることなしに、最高電位をバイ
アスしても寄生トランジスタのβを低減し、かつ基板へ
のもれ電流を低減することができる。さらに、コレクタ
領域の接合容量も小さくできるので、周波数特性の向上
をはかることができる。
【０１４４】さらに、本発明によれば、選択アルミニウ
ムＣＶＤ　法を用いることにより、凹部の幅が０．８　
μｍ　以下の改良型ＳＩＴ　の埋込電極領域を信頼性高
く形成することができる。
【図面の簡単な説明】
【図１】従来のバイポーラトランジスタの一例を示す模
式的断面図である。
【図２】従来のバイポーラトランジスタの他の例を示す
模式的断面図である。
【図３】本発明の第１実施態様例を示す模式的断面図で
ある。
【図４】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図５】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図６】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図７】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図８】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図９】本発明による半導体装置の製造方法を説明する
ための模式的断面図である。
【図１０】本発明による半導体装置の製造方法を説明す
るための模式的断面図である。
【図１１】本発明による半導体装置の製造方法を説明す
るための模式的断面図である。
【図１２】本発明による半導体装置の製造方法を説明す
るための模式的断面図である。
【図１３】本発明の第２の実施態様例を示す模式的断面
図である。
【図１４】本発明の第３の実施態様例を示す模式的断面
図である。
【図１５】第３の実施例態様例による半導体装置を説明
するための模式図である。
【図１６】本発明による半導体装置の製造に用いられる
ＣＶＤ　装置を説明するための模式図である。
【図１７】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。
【図１８】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。
【図１９】図１７および図１８に示した装置の概略平面
構成図である。
【図２０】図１９における基体の移動順序を矢印で付加
した概略構成図である。
【図２１】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。
【符号の説明】
１　　シリコン基板（Ｐ形） ２　　Ｎ＋埋込層 ３　　Ｐ＋埋込層（コレクタ領域） ４　　Ｐ−ウエル層（コレクタ領域） ５　　コレクタ領域 ６　　Ｎ−ウエル層（ベース） ７　　Ｐ＋層（エミッタ） ８　　Ｎ＋層（ベ−ス） ９　　Ｐ＋層（コレクタ） １０　　エミッタ電極 １１　　ベース電極 １２　　コレクタ電極 １３　　Ｎ−エピタキシャル層 １４　　Ｎ＋層（コレクタ） １５　　コレクタ電極 １６　　素子分離領域 １７　　フィールド酸化膜 １８　　層間絶縁膜 ２０　　第１配線層 ２１　　配線層（ベース） ２２　　配線層（エミッタ） ２４　　第２配線層

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電型の第１半導体領域と第１導
    電型で前記第１半導体領域よりも高抵抗の第２半導体領
    域とを含むコレクタ領域と、第２導電型の半導体領域を
    含むベース領域と、第１導電型の半導体領域を含むエミ
    ッタ領域と、を有し、前記コレクタ領域の前記第２半導
    体領域層内に、前記第１半導体領域と前記コレクタ領域
    上のコレクタ電極とを接続する第１金属層領域を設けた
    ことを特徴とするバイポーラトランジスタを含む半導体
    装置。
  2. 【請求項２】　　前記コレクタ領域は前記第１導電型と
    は異なる第２導電型の第３半導体領域上に形成され、か
    つ第２導電型で前記第３半導体領域よりも高抵抗の第４
    半導体領域層により囲まれており、該第４半導体領域に
    は該第４半導体領域上の電極と前記第３半導体領域とを
    接続する第２の金属層領域を設けてなることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】　　前記金属層領域は前記コレクタ電極と
    一体的に形成されていることを特徴とする請求項１また
    は２記載の半導体装置。
  4. 【請求項４】　　前記第２の金属層領域は前記電極と一
    体的に形成されていることを特徴とする請求項２または
    ３記載の半導体装置。
  5. 【請求項５】　　前記金属層領域は単結晶アルミニウム
    より形成されているものであることを特徴とする請求項
    １ないし４のいずれかに記載の半導体装置。
  6. 【請求項６】　　前記第２の金属層領域は単結晶アルミ
    ニウムより形成されているものであることを特徴とする
    請求項１ないし５のいずれかに記載の半導体装置。
  7. 【請求項７】　　半導体基体の内部に設けられた第１導
    電型の半導体からなる半導体電極領域と、前記半導体の
    一面に設けられた電極と、前記半導体基体内部に設けら
    れ前記半導体電極領域と前記電極とを接続する金属電極
    領域と、を有することを特徴とする半導体装置。
  8. 【請求項８】　　前記金属電極領域の周囲には絶縁膜が
    設けられていることを特徴とする請求項７に記載の半導
    体装置。
  9. 【請求項９】　　前記金属電極領域はバイポーラトラン
    ジスタのコレクタ電極であることを特徴とする請求項７
    または８記載の半導体装置。
  10. 【請求項１０】　　前記金属電極領域は絶縁ゲート型ト
    ランジスタのソースまたはドレイン電極であることを特
    徴とする請求項７または８記載の半導体装置。
  11. 【請求項１１】　　前記金属電極領域は静電誘導トラン
    ジスタのゲート電極であることを特徴とする請求項７ま
    たは８記載の半導体装置。
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