JP2863277B2 - 半導体装置、その製造方法およびアライメント法 - Google Patents
半導体装置、その製造方法およびアライメント法Info
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- JP2863277B2 JP2863277B2 JP2169948A JP16994890A JP2863277B2 JP 2863277 B2 JP2863277 B2 JP 2863277B2 JP 2169948 A JP2169948 A JP 2169948A JP 16994890 A JP16994890 A JP 16994890A JP 2863277 B2 JP2863277 B2 JP 2863277B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー、光電変
換装置、信号処理装置等の半導体集積回路装置の製造方
法およびアライメント法に関し、特に半導体装置のアラ
イメント構造に特徴を有する半導体装置の製造方法およ
びアライメント法に関するものである。
換装置、信号処理装置等の半導体集積回路装置の製造方
法およびアライメント法に関し、特に半導体装置のアラ
イメント構造に特徴を有する半導体装置の製造方法およ
びアライメント法に関するものである。
［従来の技術］ 従来の半導体装置では、配線層をパターニングして形
成する際に、所定位置に予め設けておいた凹部をマーク
とした自動マスク合わせ（オートアライメント）を行っ
てパターニングの精度を向上するようにしている。例え
ば、CMOSトランジスタを有する従来の半導体装置におい
ては、基体主面の所定位置の酸化膜にエッチングにより
親マーク部（凹部）を形成した後、この親マーク部を含
めた基体主面の全体に金属膜を被覆して、この金属膜の
上部に該親マーク部の形状に対応した凹所を形成するよ
うにしていた。このように形成された凹所に対し、レー
ザ光を照射し、その反射信号を検出して得られた検出デ
ータを利用するか、あるいはTV−AA（Television auto
−alignment）等の画像処理法による処理データを利用
した自動マスク合わせにより、上述の金属膜に対してパ
ターニングを用いて所望のパターンの配線層を形成して
いた。
成する際に、所定位置に予め設けておいた凹部をマーク
とした自動マスク合わせ（オートアライメント）を行っ
てパターニングの精度を向上するようにしている。例え
ば、CMOSトランジスタを有する従来の半導体装置におい
ては、基体主面の所定位置の酸化膜にエッチングにより
親マーク部（凹部）を形成した後、この親マーク部を含
めた基体主面の全体に金属膜を被覆して、この金属膜の
上部に該親マーク部の形状に対応した凹所を形成するよ
うにしていた。このように形成された凹所に対し、レー
ザ光を照射し、その反射信号を検出して得られた検出デ
ータを利用するか、あるいはTV−AA（Television auto
−alignment）等の画像処理法による処理データを利用
した自動マスク合わせにより、上述の金属膜に対してパ
ターニングを用いて所望のパターンの配線層を形成して
いた。
［発明が解決しようとする課題］ しかしながら、このような従来の半導体装置において
は、上述の金属膜を例えばCVD法等の金属膜選択堆積技
術により成膜する場合、配線層として必要な膜厚を得よ
うとすると、当該技術の特徴である選択成長性により、
自動マスク合わせ用の親マーク部およびその周囲に堆積
した金属膜全面が平坦化して、上述の親マーク部に対応
した凹所が形成されないため、自動マスク合わせに必須
の親マークの位置確認が困難となり、マスク合わせの精
度が著しく低下する欠点があった。
は、上述の金属膜を例えばCVD法等の金属膜選択堆積技
術により成膜する場合、配線層として必要な膜厚を得よ
うとすると、当該技術の特徴である選択成長性により、
自動マスク合わせ用の親マーク部およびその周囲に堆積
した金属膜全面が平坦化して、上述の親マーク部に対応
した凹所が形成されないため、自動マスク合わせに必須
の親マークの位置確認が困難となり、マスク合わせの精
度が著しく低下する欠点があった。
本発明は、上述の技術的課題を解決すべく、マスク合
わせ用の親マークの位置確認が容易で、さらに高密度配
線可能な半導体装置、その製造方法およびアライメント
法を提供することを目的とするものである。
わせ用の親マークの位置確認が容易で、さらに高密度配
線可能な半導体装置、その製造方法およびアライメント
法を提供することを目的とするものである。
［課題を解決するための手段］ 本発明の半導体装置のアライメント方法は下地表面上
に絶縁膜を介して導電性薄膜が形成された半導体装置の
アライメント方法において、前記絶縁膜に、前記下地表
面のうち導電性の部分が露出するコンタクトホール用の
開孔と、該コンタクトホール用の開孔の底面の面積と異
なる底面の面積をもち前記下地表面のうち別の導電性の
部分が露出するアライメントマーク形成用の開孔と、を
形成する工程と、前記コンタクトホール用の開孔および
前記アライメントマーク形成用の開孔に導電材料を選択
的に堆積させて、前記アライメントマーク形成用の開孔
に段差部を形成する工程と、前記導電材料上および前記
絶縁膜上に前記導電性薄膜を形成する工程と、を含み、
前記段差部上の導電性薄膜表面に生じた段差をアライメ
ントマークとして利用してアライメントを行うことを特
徴とするものである。
に絶縁膜を介して導電性薄膜が形成された半導体装置の
アライメント方法において、前記絶縁膜に、前記下地表
面のうち導電性の部分が露出するコンタクトホール用の
開孔と、該コンタクトホール用の開孔の底面の面積と異
なる底面の面積をもち前記下地表面のうち別の導電性の
部分が露出するアライメントマーク形成用の開孔と、を
形成する工程と、前記コンタクトホール用の開孔および
前記アライメントマーク形成用の開孔に導電材料を選択
的に堆積させて、前記アライメントマーク形成用の開孔
に段差部を形成する工程と、前記導電材料上および前記
絶縁膜上に前記導電性薄膜を形成する工程と、を含み、
前記段差部上の導電性薄膜表面に生じた段差をアライメ
ントマークとして利用してアライメントを行うことを特
徴とするものである。
また、本発明の半導体装置の製造方法は下地表面上に
絶縁膜を介して設けられた配線層を有する半導体装置の
製造方法において、前記絶縁膜に、前記下地表面のうち
導電性の部分が露出するコンタクトホール用の開孔と、
該コンタクトホール用の開孔の底面の面積と異なる底面
の面積をもち前記下地表面のうち別の導電性の部分が露
出するアライメントマーク形成用の開孔と、を形成する
工程と、前記コンタクトホール用の開孔および前記アラ
イメントマーク形成用の開孔に導電材料を選択的に堆積
させて、前記アライメントマーク形成用の開孔に段差部
を形成する工程と、前記導電材料上および前記絶縁膜上
に前記導電性薄膜を形成する工程と、を含み、前記段差
部上の導電性薄膜表面に生じた段差をアライメントマー
クとして利用してアライメントを行う工程と、前記導電
性薄膜をパターニングして前記配線層を形成する工程
と、を含むことを特徴とするものである。
絶縁膜を介して設けられた配線層を有する半導体装置の
製造方法において、前記絶縁膜に、前記下地表面のうち
導電性の部分が露出するコンタクトホール用の開孔と、
該コンタクトホール用の開孔の底面の面積と異なる底面
の面積をもち前記下地表面のうち別の導電性の部分が露
出するアライメントマーク形成用の開孔と、を形成する
工程と、前記コンタクトホール用の開孔および前記アラ
イメントマーク形成用の開孔に導電材料を選択的に堆積
させて、前記アライメントマーク形成用の開孔に段差部
を形成する工程と、前記導電材料上および前記絶縁膜上
に前記導電性薄膜を形成する工程と、を含み、前記段差
部上の導電性薄膜表面に生じた段差をアライメントマー
クとして利用してアライメントを行う工程と、前記導電
性薄膜をパターニングして前記配線層を形成する工程
と、を含むことを特徴とするものである。
［作用］ 本発明においては、新規なCVD法による選択金属堆積
技術を用いているので、マスク合わせ用のマークとして
の段差部の形状に対応した部分を導電体薄膜の上に忠実
に形成できることから、配線層のパターニングに際し、
オートアライメントを利用して基体表面にレジストパタ
ーンを忠実に形成することができる。特に、成長レート
のサイズ依存性を利用することができるので、サイズの
異なる大小の孔内に金属を堆積させる場合には、小さい
なサイズの孔内に金属膜を成長させて孔の周囲に対し平
坦化させる工程と同一の工程で大きなサイズの孔内に金
属膜を成長させてアライメントマーク用の凹部を形成さ
せることができる。
技術を用いているので、マスク合わせ用のマークとして
の段差部の形状に対応した部分を導電体薄膜の上に忠実
に形成できることから、配線層のパターニングに際し、
オートアライメントを利用して基体表面にレジストパタ
ーンを忠実に形成することができる。特に、成長レート
のサイズ依存性を利用することができるので、サイズの
異なる大小の孔内に金属を堆積させる場合には、小さい
なサイズの孔内に金属膜を成長させて孔の周囲に対し平
坦化させる工程と同一の工程で大きなサイズの孔内に金
属膜を成長させてアライメントマーク用の凹部を形成さ
せることができる。
［実施例］ 以下に図面を参照して本発明を詳細に説明する。
第１図は本発明の好ましい実施態様例としての半導体
装置を示したものである。第１図において符号１は、MO
Sトランジスタ、バイポーラトランジスタ等の機能素子
が形成されたシリコン等からなる導電性下地としての導
体基体である。この半導体基体１の主面上には熱酸化膜
２および層間絶縁膜４が順次成膜され、これら酸化膜２
および絶縁膜４の所定位置には開孔としてのコンタクト
ホール５および段差部としての親マーク部６がそれぞれ
形成されている。この実施態様例では、コンタクトホー
ル５と親マーク部６とは同一平面積を有するものであ
る。コンタクトホール５の底面にはその底面から半導体
基体１の内部にかけて拡散層３が設けられている。
装置を示したものである。第１図において符号１は、MO
Sトランジスタ、バイポーラトランジスタ等の機能素子
が形成されたシリコン等からなる導電性下地としての導
体基体である。この半導体基体１の主面上には熱酸化膜
２および層間絶縁膜４が順次成膜され、これら酸化膜２
および絶縁膜４の所定位置には開孔としてのコンタクト
ホール５および段差部としての親マーク部６がそれぞれ
形成されている。この実施態様例では、コンタクトホー
ル５と親マーク部６とは同一平面積を有するものであ
る。コンタクトホール５の底面にはその底面から半導体
基体１の内部にかけて拡散層３が設けられている。
上述のコンタクトホール５および親マーク部６のそれ
ぞれの内部には、後に詳しく説明する特別のCVD法によ
ってAl等の導電材料が選択的に堆積されて層間絶縁膜４
の上面よりも低い導電体としての配線層７および金属膜
８が形成されている。さらに、これら配線膜７おび金属
膜８の上、および層間絶縁膜４の上には、非選択堆積法
により導電体層としての配線層９が形成されている。
ぞれの内部には、後に詳しく説明する特別のCVD法によ
ってAl等の導電材料が選択的に堆積されて層間絶縁膜４
の上面よりも低い導電体としての配線層７および金属膜
８が形成されている。さらに、これら配線膜７おび金属
膜８の上、および層間絶縁膜４の上には、非選択堆積法
により導電体層としての配線層９が形成されている。
このような配線構造の半導体装置においては、親マー
ク部６の上方の配線層９に、段差部としての親マーク部
６の形状に対応した段差としての凹所10が形成される。
この凹所10は、配線層９に対してパターニングを施す際
の自動マスク合わせ用のマークとして用いられるもので
ある。この半導体装置においては、上述した親マーク部
６の位置に正確に凹所10を形成できることから、この凹
所10をマークとしてパターニングを行うことによって設
計通りの配線を形成することが可能である。従って、パ
ターニングにずれを生じることがないので、高密度配線
も可能である。
ク部６の上方の配線層９に、段差部としての親マーク部
６の形状に対応した段差としての凹所10が形成される。
この凹所10は、配線層９に対してパターニングを施す際
の自動マスク合わせ用のマークとして用いられるもので
ある。この半導体装置においては、上述した親マーク部
６の位置に正確に凹所10を形成できることから、この凹
所10をマークとしてパターニングを行うことによって設
計通りの配線を形成することが可能である。従って、パ
ターニングにずれを生じることがないので、高密度配線
も可能である。
電極取り出しおよび配線に用いられる金属としては、
Al,Al−Si,Al−Cu,Al−Si−Ti,Al−Si−Cu等のAlを主成
分とする合金、Cu,Mo,Wあるいはそれらの合金を用いる
ことができる。特に、電極取り出しの為にコンタクトホ
ール内を埋める場合には、後述するAl−CVD法を用いる
ことが好ましい。絶縁膜としては、CVD法やスパッタリ
ング法による酸化シリコン膜、窒化シリコン膜、PSG
（リンシリケートガラス）膜、BPSG（ボロンリンシリケ
ートガラス）膜等の無機材料やポリイミド膜等の有機材
料が好ましく用いられる。絶縁膜上に配線層を形成する
には、CVD法、スパッタリング法等によって絶縁膜の全
面に金属層を形成した後、フォトリソグラフィによって
所定の配線形状にパターニングしてもよく、あるいは、
あらかじめ絶縁膜表面の所定部分をプラズマに曝して改
質し、改質された表面部分にのみ、金属を選択的に堆積
させてもよい。
Al,Al−Si,Al−Cu,Al−Si−Ti,Al−Si−Cu等のAlを主成
分とする合金、Cu,Mo,Wあるいはそれらの合金を用いる
ことができる。特に、電極取り出しの為にコンタクトホ
ール内を埋める場合には、後述するAl−CVD法を用いる
ことが好ましい。絶縁膜としては、CVD法やスパッタリ
ング法による酸化シリコン膜、窒化シリコン膜、PSG
（リンシリケートガラス）膜、BPSG（ボロンリンシリケ
ートガラス）膜等の無機材料やポリイミド膜等の有機材
料が好ましく用いられる。絶縁膜上に配線層を形成する
には、CVD法、スパッタリング法等によって絶縁膜の全
面に金属層を形成した後、フォトリソグラフィによって
所定の配線形状にパターニングしてもよく、あるいは、
あらかじめ絶縁膜表面の所定部分をプラズマに曝して改
質し、改質された表面部分にのみ、金属を選択的に堆積
させてもよい。
アライメント用の段差部としては、少なくとも400Å
程度以上の段差があることが好ましい。より好ましくは
500Å以上である。
程度以上の段差があることが好ましい。より好ましくは
500Å以上である。
（成膜方法） 本発明による電極の形成に好適な成膜方法について以
下に説明する。
下に説明する。
この方法は、上述した構成の電極を形成する為に開孔
へ導電材料を埋め込むのに適した成膜方法である。
へ導電材料を埋め込むのに適した成膜方法である。
本発明に好適な成膜方法とは、アルキルアルミニウム
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものである
（以下Al−CVD法と称する）。
ハイドライドのガスと水素ガスとを用いて、電子供与性
の基体上に表面反応により堆積膜を形成するものである
（以下Al−CVD法と称する）。
特に、原料ガスとしてモノメチルアルミニウムハイド
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH2ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、より好ましくは260℃以上440
℃以下がよい。
ライド（MMAH）またはジメチルアルミニウムハイドライ
ド（DMAH）を用い、反応ガスとしてH2ガスを用い、これ
らの混合ガスの下で基体表面を加熱すれば良質のAl膜を
堆積することが出来る。ここで、Al選択堆積の際には直
接加熱または間接加熱により基体の表面温度をアルキル
アルミニウムハイドライドの分解温度以上450℃未満に
保持することが好ましく、より好ましくは260℃以上440
℃以下がよい。
基体を上記温度範囲になるべく加熱する方法としては
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、300Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、300Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。
この方法により電子供与性の表面部分と非電子供与性
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確立の低減、アロイスパイク発生確率の低減
が達成されるのである。
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。このAlは電極／配線材料として望
まれるあらゆる特性に優れたものとなる。即ち、ヒルロ
ックの発生確立の低減、アロイスパイク発生確率の低減
が達成されるのである。
これは、電子供与性の表面としての半導体や導電体か
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えられる。そして、半導体
装置の電極として採用した場合には従来考えられてきた
Al電極の概念を越えた従来技術では予想だにしなかった
効果が得られるのである。
らなる表面上に良質のAlを選択的に形成でき、且つその
Alが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えられる。そして、半導体
装置の電極として採用した場合には従来考えられてきた
Al電極の概念を越えた従来技術では予想だにしなかった
効果が得られるのである。
以上のように電子供与性の表面例えば絶縁膜に形成さ
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。
れ半導体基体表面が露出した開孔内に堆積されたAlは単
結晶構造となることを説明したが、このAl−CVD法によ
れば以下のようなAlを主成分とする金属膜をも選択的に
堆積でき、その膜質も優れた特性を示すのである。
たとえば、アルキルアルミニウムハイドライドのガス
と水素とに加えて SiH4、Si2H6、Si3H8、Si（CH3）4、SiCl4、SiH1Cl2、
SiHCl3等のSi原子を含むガスや、TiCl4、TiBr4、Ti（CH
3）4等のTi原子を含むガスや、 ビスアセチルアセトナト銅Cu（C5H7O2）、ビスジピバ
ロイルメタナイト銅Cu（C11H19O2）2、ビスヘキサフル
オロアセチルアセトナト銅Cu（C5HF6O2）2等のCu原子を
含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を形成しても
よい。
と水素とに加えて SiH4、Si2H6、Si3H8、Si（CH3）4、SiCl4、SiH1Cl2、
SiHCl3等のSi原子を含むガスや、TiCl4、TiBr4、Ti（CH
3）4等のTi原子を含むガスや、 ビスアセチルアセトナト銅Cu（C5H7O2）、ビスジピバ
ロイルメタナイト銅Cu（C11H19O2）2、ビスヘキサフル
オロアセチルアセトナト銅Cu（C5HF6O2）2等のCu原子を
含むガス を適宜組み合わせて導入して混合ガス雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を形成しても
よい。
また、上記Al−CVD法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO2等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したAl膜および絶縁膜としてのSiO2等の上にもAl又は
Alを主成分とする金属膜を形成することにより、半導体
装置の配線として汎用性の高い好適な金属膜を得ること
ができる。
このような金属膜とは、具体的には以下のとおりであ
る。選択堆積したAl、Al−Si、 Al−Ti、Al−Cu、Al−Si−Ti、 Al−Si−Cuと非選択的に堆積したAl、Al−Si,Al−Ti、A
l−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ等であ
る。
る。選択堆積したAl、Al−Si、 Al−Ti、Al−Cu、Al−Si−Ti、 Al−Si−Cuと非選択的に堆積したAl、Al−Si,Al−Ti、A
l−Cu、Al−Si−Ti、Al−Si−Cuとの組み合わせ等であ
る。
非選択堆積のための成膜方法としては上述したAl−CV
D法以外のCVD法やスパッタリング法等がある。
D法以外のCVD法やスパッタリング法等がある。
（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置
について説明する。
について説明する。
第２ないし４図に上述した成膜方法を適用するに好適
な金属膜連続形成装置を模式的に示す。
な金属膜連続形成装置を模式的に示す。
この金属膜連続形成装置は、第２図に示すように、ゲ
ートバルブ310a〜310fによって互いに外気遮断下で連通
可能に連接されているロードロック室311、第１の成膜
室としてのCVD反応室312、Rfエッチング室313、第２の
成膜室としてのスパッタ室314、ロードロック室315とか
ら構成されており、各室はそれぞれ排気系316a〜316eに
よって排気され減圧可能に構成されている。ここで前記
ロードロック室311は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にH2雰囲気に置き
換える為の室である。次のCVD反応室312は基体上に常圧
または減圧下で上述したAl−CVD法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライン31
9′より反応ガスとしての水素ガスが導入されるように
構成されている。次のRfエッチング室313は選択堆積後
の基体表面のクリーニング（エッチング）をAr雰囲気下
で行う為の室であり、内部には基体を少なくとも100℃
〜250℃の範囲で加熱可能な基体ホルダ320とRfエッチン
グ用電極ライン321とが設けられるとともに、Arガス供
給ライン322が接続されている。次のスパッタ室314は基
体表面にAr雰囲気下でスパッタリングにより金属膜を非
選択的に堆積する室であり、内部に少なくとも200℃〜2
50℃の範囲で加熱される基体ホルダ323とスパッタター
ゲット材324aを取りつけるターゲット電極324とが設け
られるとともに、Arガス供給ライン325が接続されてい
る。最後のロードロック室315は金属膜堆積完了後の基
体を外気中に出す前の調整室であり、雰囲気をN2に置換
するように構成されている。
ートバルブ310a〜310fによって互いに外気遮断下で連通
可能に連接されているロードロック室311、第１の成膜
室としてのCVD反応室312、Rfエッチング室313、第２の
成膜室としてのスパッタ室314、ロードロック室315とか
ら構成されており、各室はそれぞれ排気系316a〜316eに
よって排気され減圧可能に構成されている。ここで前記
ロードロック室311は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にH2雰囲気に置き
換える為の室である。次のCVD反応室312は基体上に常圧
または減圧下で上述したAl−CVD法による選択堆積を行
う室であり、成膜すべき基体表面を少なくとも200℃〜4
50℃の範囲で加熱可能な発熱抵抗体317を有する基体ホ
ルダ318が内部に設けられるとともに、CVD用原料ガス導
入ライン319によって室内にバブラー319−１で水素によ
りバブリングされ気化されたアルキルアルミニウムハイ
ドライド等の原料ガスが導入され、またガスライン31
9′より反応ガスとしての水素ガスが導入されるように
構成されている。次のRfエッチング室313は選択堆積後
の基体表面のクリーニング（エッチング）をAr雰囲気下
で行う為の室であり、内部には基体を少なくとも100℃
〜250℃の範囲で加熱可能な基体ホルダ320とRfエッチン
グ用電極ライン321とが設けられるとともに、Arガス供
給ライン322が接続されている。次のスパッタ室314は基
体表面にAr雰囲気下でスパッタリングにより金属膜を非
選択的に堆積する室であり、内部に少なくとも200℃〜2
50℃の範囲で加熱される基体ホルダ323とスパッタター
ゲット材324aを取りつけるターゲット電極324とが設け
られるとともに、Arガス供給ライン325が接続されてい
る。最後のロードロック室315は金属膜堆積完了後の基
体を外気中に出す前の調整室であり、雰囲気をN2に置換
するように構成されている。
第３図は上述した成膜方法を適用するに好適な金属膜
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ312には基体を浮
かした状態で保持するツメ331が配設されていることで
ある。
連続形成装置の他の構成例を示しており、前述の第２図
と同じ部分については同一符号とする。第３図の装置が
第２図の装置と異なる点は、直接加熱手段としてハロゲ
ンランプ330が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ312には基体を浮
かした状態で保持するツメ331が配設されていることで
ある。
このよう構成により基体表面を直接加熱することで前
述した様に堆積速度をより一層向上させることが可能で
ある。
述した様に堆積速度をより一層向上させることが可能で
ある。
上記構成の金属膜連続形成装置は、実際的には、第４
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気にさらすことなく連続的
に移動させることができるようになっている。
図に示すように、搬送室326を中継室として前記ロード
ロック室311、CVD反応室312、Rfエッチング室313、スパ
ッタ室314、ロードロック室315が相互に連結された構造
のものと実質的に等価である。この構成ではロードロッ
ク室311はロードロック室315を兼ねている。前記搬送室
326には、図に示すように、AA方向に正逆回転可能かつB
B方向に伸縮可能な搬送手段としてのアーム327が設けら
れており、このアーム327によって、第５図中に矢印で
示すように、基体を工程に従って順次ロードロック室31
1からCVD室312、Rfエッチング室313、スパッタ室314、
ロードロック室315へと、外気にさらすことなく連続的
に移動させることができるようになっている。
（成膜手順） 本発明による電極および配線を形成する為の成膜手順
について説明する。
について説明する。
第６図は本発明による電極および配線を形成する為の
成膜手順を説明する為の模式的斜視図である。
成膜手順を説明する為の模式的斜視図である。
始めに概略を説明する。絶縁膜に開孔の形成された半
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。
導体基体を用意し、この基体を成膜室に配しその表面を
例えば260℃〜450℃に保持して、アルキルアルミニウム
ハイドライドとしてDMAHのガスと水素ガスとの混合雰囲
気での熱CVD法により開孔内の半導体が露出した部分に
選択的にAlを堆積させる。もちろん前述したようにSi原
子等を含むガスを導入してAl−Si等のAlを主成分とする
金属膜を選択的に堆積させてもよい。次にスパッタリン
グ法により選択的に堆積したAlおよび絶縁膜上にAl又は
Alを主成分とする金属膜を非選択的に形成する。その
後、所望の配線形状に非選択的に堆積した金属膜をパタ
ーニングすれば電極および配線を形成することが出来
る。
次に、第３図及び第６図を参照しながら具体的に説明
するまず基体の用意をする。基体としては、例えば単結
晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。
するまず基体の用意をする。基体としては、例えば単結
晶Siウエハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。
第６図（Ａ）はこの基体の一部分を示す模式図であ
る。ここで、401は伝導性基体としての単結晶シリコン
基体、402は絶縁膜（層）としての熱酸化シリコン膜で
ある。403および404は開孔（露出部）であり、それぞれ
口径が異なる。
る。ここで、401は伝導性基体としての単結晶シリコン
基体、402は絶縁膜（層）としての熱酸化シリコン膜で
ある。403および404は開孔（露出部）であり、それぞれ
口径が異なる。
基体上への第１配線層としての電極となるAl成膜の手
順は第３図をもってすれば次の通りである。
順は第３図をもってすれば次の通りである。
まず、上述した基体をロードロック室311に配置す
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10-8Torrに排気する。ただし
反応室312内の真空度は１×10-8Torrより悪くてもAlは
成膜出来る。
る。このロードロック室311に前記したように水素を導
入して水素雰囲気としておく。そして、排気系316bによ
り反応室312内をほぼ１×10-8Torrに排気する。ただし
反応室312内の真空度は１×10-8Torrより悪くてもAlは
成膜出来る。
そして、ガスライン319からバブリングされたDMAHの
ガスを供給する。DMAHラインのキャリアガスにはH2を用
いる。
ガスを供給する。DMAHラインのキャリアガスにはH2を用
いる。
第２のガスライン319′は反応ガスとしてのH2用であ
り、この第２のガスライン319′からH2を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積させる。
り、この第２のガスライン319′からH2を流し、不図示
のスローリークバルブの開度を調整して反応室312内の
圧力を所定の値にする。この場合の典型的圧力は略々1.
5Torrがよい。DMAHラインよりDMAHを反応管内へ導入す
る。全圧を略々1.5Torr、DMAH分圧を略々5.0×10-3Torr
とする。その後ハロゲンランプ330に通電しウエハを直
接加熱する。このようにしてAlを選択的に堆積させる。
所定の堆積時間が経過した後、DMAHの供給を一端停止
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O2（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。
する。この過程で堆積されるAl膜の所定の堆積時間と
は、Si（単結晶シリコン基体１）上のAl膜の厚さが、Si
O2（熱酸化シリコン膜２）の膜厚と等しくなるまでの時
間であり、実験によりあらかじめ求めることが出来る。
このときの直接加熱による基体表面の温度は270℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にAl膜405が堆積するのである。
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にAl膜405が堆積するのである。
以上をコンタクトホール内に電極を形成する為の第１
成膜工程と称する。
成膜工程と称する。
上記第１成膜工程後、CVD反応室312を排気系316bによ
り５×10-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によるCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送い、排
気系316cによりRfエッチング室313を10-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10-1〜10-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。
り５×10-3Torr以下の真空度に到達するまで排気する。
同時に、Rfエッチング室313を５×10-6Torr以下に排気
する。両室が上記真空度に到達したことを確認した後、
ゲートバルブ310cが開き、基体を搬送手段によるCVD反
応室312からRfエッチング室313へ移動し、ゲートバルブ
310cを閉じる。基体をRfエッチング室313に搬送い、排
気系316cによりRfエッチング室313を10-6Torr以下の真
空度に達するまで排気する。その後Rfエッチング用アル
ゴン供給ライン322によりアルゴンを供給し、Rfエッチ
ング室313を10-1〜10-3Torrのアルゴン雰囲気に保つ。R
fエッチング用基体ホルダー320を200℃程に保ち、Rfエ
ッチング用電極321へ100WのRfパワーを60秒間程供給
し、Rfエッチング室313内でアルゴンの放電を生起させ
る。このようにすれば、基体の表面をアルゴンイオンに
よりエッチングし、CVD堆積膜の不要な表面層をとり除
くことができる。この場合のエッチング深さは酸化物相
当で約100Å程度とする。なお、ここでは、Rfエッチン
グ室でCVD堆積膜の表面エッチングを行ったが、真空中
を搬送される基体のCVD膜の表面層は大気中の酸素等を
含んでいないため、Rfエッチングを行わなくてもかなわ
ない。その場合、Rfエッチング室313は、CVD反応室12と
スパッタ室314の温度差が大きく異なる場合、温度変化
を短時間で行なうための温度変更室として機能する。
Rfエッチング室313において、Rfエッチングが終了し
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10-6T
orrまで排気し、かつスパッタ室314を５×10-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。
た後、アルゴンの流入を停止し、Rfエッチング室313内
のアルゴンを排気する。Rfエッチング室313を５×10-6T
orrまで排気し、かつスパッタ室314を５×10-6Torr以下
に排気した後、ゲートバルブ310dを開く。その後、基体
を搬送手段を用いてRfエッチング室313からスパッタ室3
14へ移動させゲートバルブ310dを閉じる。
基体をスパッタ室314に搬送してから、スパッタ室314
をRfエッチング室313と同様に10-1〜10-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kwのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。
をRfエッチング室313と同様に10-1〜10-3Torrのアルゴ
ン雰囲気となし、基体を載置する基体ホルダー323の温
度を200〜250℃程に設定する。そして、５〜10kwのDCパ
ワーでアルゴンの放電を行い、AlやAl−Si（Si:0.5％）
等のターゲット材をアルゴンイオンで削りAlやAl−Si等
の金属を基体上に10000Å／分程の堆積速度で成膜を行
う。この工程は非選択的堆積工程である。これを電極と
接続する配線を形成する為の第２成膜工程と称する。
基体上に5000Å程の金属膜を形成した後、アルゴンの
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN2ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。
流入およびDCパワーの印加を停止する。ロードロック室
311を５×10-3Torr以下に排気した後、ゲートバルブ310
eを開き基体を移動させる。ゲートバルブ310eを閉じた
後、ロードロック室311にN2ガスを大気圧に達するまで
流しゲートバルブ310fを開いて基体を装置の外へ取り出
す。
以上の第2Al膜堆積工程によれば第６図（Ｃ）のよう
にSiO2膜402上にAl膜406を形成することができる。
にSiO2膜402上にAl膜406を形成することができる。
そして、このAl膜406を第６図（Ｄ）のようにパター
ニングすることにより所望の形状の配線を得ることがで
きる。
ニングすることにより所望の形状の配線を得ることがで
きる。
（実施例） 以下、上記Al−CVD法が優れており、且つそれにより
開孔内に堆積したAlがいかに良質の膜であるかを実験結
果をもとに説明する。
開孔内に堆積したAlがいかに良質の膜であるかを実験結
果をもとに説明する。
まず基体としてＮ形単結晶シルコンウエハーの表面を
熱酸化して8000ÅのSiO2を形成し、0.25μｍ×0.25μｍ
角から100μｍ×100μｍ角の各種口径の開孔をパターニ
ングして下地のSi単結晶を露出させたものを複数個用意
した。（サンプル１−１） これらを以下の条件によるAl−CVD法により、Al膜を
形成した。原料ガスとしてDMAH、反応ガスとして水素、
全圧力を1.5Torr、DMAH分圧を5.0×10-3Torrという共通
条件のもとで、ハロゲンランプに通電する電力量を調整
し直接加熱により基体表面温度を200℃〜490℃の範囲で
設定し成膜を行った。
熱酸化して8000ÅのSiO2を形成し、0.25μｍ×0.25μｍ
角から100μｍ×100μｍ角の各種口径の開孔をパターニ
ングして下地のSi単結晶を露出させたものを複数個用意
した。（サンプル１−１） これらを以下の条件によるAl−CVD法により、Al膜を
形成した。原料ガスとしてDMAH、反応ガスとして水素、
全圧力を1.5Torr、DMAH分圧を5.0×10-3Torrという共通
条件のもとで、ハロゲンランプに通電する電力量を調整
し直接加熱により基体表面温度を200℃〜490℃の範囲で
設定し成膜を行った。
その結果を表１に示す。
表１から判るように、直接加熱による基体表面温度が
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。
260℃以上では、Alが開孔内に3000〜5000Å／分という
高い堆積速度で選択的に堆積した。
基体表面温度が260℃〜440℃の範囲での開孔内のAl膜
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。
の特性を調べてみると、炭素の含有はなく、抵抗率2.8
〜3.4μΩcm、反射率90〜95％、１μｍ以上のヒロック
密度が０〜10であり、スパイク発生（0.15μｍ接合の破
壊確率）がほとんどない良好な特性であることが判明し
た。
これに対して基体表面温度が200℃〜250℃では、膜質
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえず、スループッ
トも７〜10枚/Hと比較的低かった。
は260℃〜440℃の場合に比較して若干悪いものの従来技
術から見れば相当によい膜であるが、堆積速度が1000〜
1500Å／分と決して十分に高いとはいえず、スループッ
トも７〜10枚/Hと比較的低かった。
また、基体表面温度が450℃以上になると、反射率が6
0％以下、１μｍ以上のヒロック密度が10〜104cm-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。
0％以下、１μｍ以上のヒロック密度が10〜104cm-2、ア
ロイスパイク発生が０〜30％となり、開孔内のAl膜の特
性は低下した。
次に上述した方法がコンタクトホールやスルーホール
といった開孔にいかに好適に用いることができるかを説
明する。
といった開孔にいかに好適に用いることができるかを説
明する。
即ち以下に述べる材料からなるコンタクトホール／ス
ルーホール構造にも好ましく適用されるのである。
ルーホール構造にも好ましく適用されるのである。
上述したサンプル１−１にAlを成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。
で以下に述べるような構成の基体（サンプル）にAl膜を
形成した。
第１の基体表面材料としての単結晶シリコンの上に、
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。
第２の基体表面材料としてのCVD法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させ
た。
このときの熱酸化SiO2膜の膜厚は8000Å、単結晶シリ
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
2（以下SiO2と略す）／単結晶シリコン”と表記するこ
ととする）。
コンの露出部即ち開口の大きさは0.25μｍ×0.25μｍ〜
100μｍ×100μｍであった。このようにしてサンプル１
−２を準備した。（以下このようなサンプルを“CVDSiO
2（以下SiO2と略す）／単結晶シリコン”と表記するこ
ととする）。
サンプル１−３は常圧CVDによって成膜したボロンド
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。
ープの酸化膜（以下BSGと略す）／単結晶シリコン、 サンプル１−４は常圧CVDによって成膜したリンドー
プの酸化膜（以下PSGと略す）／単結晶シリコン、 サンプル１−５は常圧CVDによって成膜したリンおよ
びボロンドープの酸化膜（以下BSPGと略す）／単結晶シ
リコン、 サンプル１−６はプラズマCVDによって成膜した窒化
膜（以下Ｐ−SiNと略す）／単結晶シリコン、 サンプル１−７は熱窒化膜（以下Ｔ−SiNと略す）／
単結晶シリコン サンプル１−８は減圧CVDによって成膜した窒化膜
（以下LP−SiNと略す）／単結晶シリコン、 サンプル１−９はECR装置によって成膜した窒化膜
（以下ECR−SiNと略す）／単結晶シリコンである。
さらに以下に示す第１の基体表面材料（18種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モルブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO2，SiO2,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−11〜１−179（注意：サンプル番号１−10、2
0、30、40、50、60、70、80、90、100、110、120、13
0、140、150、160、170、は欠番）を作成した。第１の
基体表面材料として単結晶シリコン（単結晶Si）、多結
晶シリコン（多結晶Si）、非晶質シリコン（非晶質S
i）、タングステン（Ｗ）、モルブデン（Mo）、タンタ
ル（Ta）、タングステンシリサイド（WSi）、チタンシ
リサイド（TiSi）、アルミニウム（Al）、アルミニウム
シリコン（Al−Si）、チタンアルミニウム（Al−Ti）、
チタンナイトライド（Ti−Ｎ）、銅（Cu）、アルミニウ
ムシリコン銅（Al−Si−Cu）、アルミニウムパラジウム
（Al−Pd）、チタン（Ti）、モリブデンシリサイド（Mo
−Si）、タンタルシリサイド（Ta−Si）を使用した。第
２の基体表面材料としてはＴ−SiO2，SiO2,BSG,PSG,BPS
G,P−SiN,T−SiN,LP−SiN,ECR−SiNである。以上のよう
な全サンプルについても上述したサンプル１−１に匹敵
する良好なAl膜を形成することができた。
次に、以上のようにAlを選択堆積させた基体に上述し
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。
たスパッタリング法により非選択的にAlを堆積させてパ
ターニングした。
その結果、スパッタリング法によるAl膜と、開孔内の
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。
選択堆積したAl膜とは、開孔内のAl膜の表面性がよいた
めに良好な電気的にも機械的にも耐久性の高いコンタク
ト状態となっていた。
第７図を参照して第１図に示した半導体装置の製造方
法を説明する。
法を説明する。
まずMOSトランジスタまたはバイポーラトランジスタ
等の機能素子が形成されているシリコンからなる導電性
下地としての半導体基体１の表面にCVD法によって酸化
シリコンからなる熱酸化膜２を形成した（第７図（Ａ）
参照）。次に、この熱酸化膜２にレジストパターニング
を施し、熱酸化膜２の所定部分にイオン注入した後、熱
処理して拡散層３を形成した（第７図（Ｂ）参照）。次
いで、熱酸化膜２の上にCVD法によって窒化シリコンか
らなる層間絶縁膜４を堆積し、熱処理を施してから、得
られた層間絶縁膜４にコンタクトパターニングを施した
後、電極取り出し用の開孔としてのコンタクトホール５
および該コンタクトホール５と同一平面積である段差部
としての親マーク部６を、半導体基体１の表面までエッ
チングをして形成した（第７図（Ｃ）参照）。次に、得
られたコンタクトホール５および親マーク部６に選択堆
積法によりAl−Siを堆積させ、コンタクトホール５に導
電体としての第１の配線層７を親マーク部６に導電体と
しての金属膜８を形成した。この実施例においては、金
属膜８の成膜を、層間絶縁膜４の上面より低いレベルで
停止して、金属膜８を該金属膜８の周囲の層間絶縁膜４
に対して凹形状とし、段差部を形成した。また、この実
施例では、コンタクトホール５と親マーク部６とを同一
平面積としたから、第１の配線層７と金属膜８とは、基
体１の表面からの高さが同一レベルであった（第７図
（Ｄ）参照）。
等の機能素子が形成されているシリコンからなる導電性
下地としての半導体基体１の表面にCVD法によって酸化
シリコンからなる熱酸化膜２を形成した（第７図（Ａ）
参照）。次に、この熱酸化膜２にレジストパターニング
を施し、熱酸化膜２の所定部分にイオン注入した後、熱
処理して拡散層３を形成した（第７図（Ｂ）参照）。次
いで、熱酸化膜２の上にCVD法によって窒化シリコンか
らなる層間絶縁膜４を堆積し、熱処理を施してから、得
られた層間絶縁膜４にコンタクトパターニングを施した
後、電極取り出し用の開孔としてのコンタクトホール５
および該コンタクトホール５と同一平面積である段差部
としての親マーク部６を、半導体基体１の表面までエッ
チングをして形成した（第７図（Ｃ）参照）。次に、得
られたコンタクトホール５および親マーク部６に選択堆
積法によりAl−Siを堆積させ、コンタクトホール５に導
電体としての第１の配線層７を親マーク部６に導電体と
しての金属膜８を形成した。この実施例においては、金
属膜８の成膜を、層間絶縁膜４の上面より低いレベルで
停止して、金属膜８を該金属膜８の周囲の層間絶縁膜４
に対して凹形状とし、段差部を形成した。また、この実
施例では、コンタクトホール５と親マーク部６とを同一
平面積としたから、第１の配線層７と金属膜８とは、基
体１の表面からの高さが同一レベルであった（第７図
（Ｄ）参照）。
次に、この第７図（Ｄ）に示した状態の半導体基体１
の表面全体にRFプラズマ処理を施して表面を改質した
後、前面にCVD法によって非選択的にAl−Siを堆積させ
て導電体層としての第２の配線層９を形成した。この結
果、親マーク部６の凹形状は、第２の配線層９の上面に
反映して段差としての凹所10が形成された（第１図参
照）。この凹所10にレーザ光を照射し、その反射信号を
検出して自動マスク合わせを行い、配線層パターニング
を施したところ、所望の配線パターンを正確に半導体基
体１の上に形成できた。
の表面全体にRFプラズマ処理を施して表面を改質した
後、前面にCVD法によって非選択的にAl−Siを堆積させ
て導電体層としての第２の配線層９を形成した。この結
果、親マーク部６の凹形状は、第２の配線層９の上面に
反映して段差としての凹所10が形成された（第１図参
照）。この凹所10にレーザ光を照射し、その反射信号を
検出して自動マスク合わせを行い、配線層パターニング
を施したところ、所望の配線パターンを正確に半導体基
体１の上に形成できた。
なお、上述の実施態様例において、層間絶縁膜４の上
に第２配線層９を形成する前に、層間絶縁膜４の表面に
生じた凹凸をSOG（spin on glass）法によって平坦化し
てもよい。すなわち、スピンコーナーを使用し、シラノ
ール化合物の有機溶剤（アルコール、ケトン等）溶液を
回転数3,000〜6,000rpmで15〜30秒間塗布し、回転塗布
時にイソプロピルアルコールのバックリンスを行い、塗
布後にホットプレートを用いて半導体基体を80〜200℃
に１〜３分間加熱して低温ベーキングを行う。このよう
な処理を施すことによって層間絶縁膜の表面の凹凸はほ
とんどなくなり、平坦な表面が得られるから、第２配線
層において凹凸による抵抗の増大や段差切れも生じるこ
とがない。
に第２配線層９を形成する前に、層間絶縁膜４の表面に
生じた凹凸をSOG（spin on glass）法によって平坦化し
てもよい。すなわち、スピンコーナーを使用し、シラノ
ール化合物の有機溶剤（アルコール、ケトン等）溶液を
回転数3,000〜6,000rpmで15〜30秒間塗布し、回転塗布
時にイソプロピルアルコールのバックリンスを行い、塗
布後にホットプレートを用いて半導体基体を80〜200℃
に１〜３分間加熱して低温ベーキングを行う。このよう
な処理を施すことによって層間絶縁膜の表面の凹凸はほ
とんどなくなり、平坦な表面が得られるから、第２配線
層において凹凸による抵抗の増大や段差切れも生じるこ
とがない。
第８図は本発明の他の好適な実施例を示す模式的断面
図である。第８図に示した半導体装置においては、第１
図に示した半導体装置の構成と異なり、段差部としての
親マーク部６上の金属膜11を、電極取り出し用の配線層
12と共に、層間絶縁膜４の上面より高く堆積させた構成
としている。したがって、この例では、親マーク部６の
上方の金属膜11の上面に親マーク部６の形状に対応した
凸所13が形成されている。この凸所13は、上述した凹所
10と同様に配線層パターニングにおける自動マスク合わ
せの基準のマークとして用いることができる。
図である。第８図に示した半導体装置においては、第１
図に示した半導体装置の構成と異なり、段差部としての
親マーク部６上の金属膜11を、電極取り出し用の配線層
12と共に、層間絶縁膜４の上面より高く堆積させた構成
としている。したがって、この例では、親マーク部６の
上方の金属膜11の上面に親マーク部６の形状に対応した
凸所13が形成されている。この凸所13は、上述した凹所
10と同様に配線層パターニングにおける自動マスク合わ
せの基準のマークとして用いることができる。
第９図は本発明の他の好適な実施例を示す模式的断面
図である。第９図に示した半導体装置においては、第１
図および第８図にそれぞれ示した半導体装置とは異な
り、段差部としての親マーク部14の平面積を、開孔とし
てのコンタクトホール５の平面積よりも大きく形成した
構成としている。これは、選択金属堆積技術の特徴であ
る成長レートのサイズ依存性を利用したものである。す
なわち、選択堆積技術を用いて、サイズの異なる大小の
孔内に金属を堆積させる場合には、サイズの小さい孔へ
の金属成長レートは大きい孔への成長レートに比べて相
対的に遅くなる現象を利用するものである。したがっ
て、この例では、親マーク部14への金属成長レートは、
コンタクトホール５への成長レートに比べて遅くなる。
図である。第９図に示した半導体装置においては、第１
図および第８図にそれぞれ示した半導体装置とは異な
り、段差部としての親マーク部14の平面積を、開孔とし
てのコンタクトホール５の平面積よりも大きく形成した
構成としている。これは、選択金属堆積技術の特徴であ
る成長レートのサイズ依存性を利用したものである。す
なわち、選択堆積技術を用いて、サイズの異なる大小の
孔内に金属を堆積させる場合には、サイズの小さい孔へ
の金属成長レートは大きい孔への成長レートに比べて相
対的に遅くなる現象を利用するものである。したがっ
て、この例では、親マーク部14への金属成長レートは、
コンタクトホール５への成長レートに比べて遅くなる。
ここで、第10図を参照して第９図に示した半導体装置
の製造方法を概略説明する。
の製造方法を概略説明する。
まず、半導体基体１の主面上に熱酸化膜２を形成した
後、レジストパターニングによりイオン注入、熱処理を
行って拡散層３を形成する工程は、第１図に示した半導
体装置の工程（第７図（Ａ）参照）と同様である（第10
図（Ａ）参照）。次に、熱酸化膜２の上に層間絶縁膜４
を堆積し、熱処理した後、コンタクトパターニングおよ
びエッチングにより開孔としてのコンタクトホール５お
よび段差部としての親マーク部14を、親マーク部14をコ
ンタクトホール５よりも平面積において大きくなるよう
に形成した（第10図（Ｂ）参照）。
後、レジストパターニングによりイオン注入、熱処理を
行って拡散層３を形成する工程は、第１図に示した半導
体装置の工程（第７図（Ａ）参照）と同様である（第10
図（Ａ）参照）。次に、熱酸化膜２の上に層間絶縁膜４
を堆積し、熱処理した後、コンタクトパターニングおよ
びエッチングにより開孔としてのコンタクトホール５お
よび段差部としての親マーク部14を、親マーク部14をコ
ンタクトホール５よりも平面積において大きくなるよう
に形成した（第10図（Ｂ）参照）。
次いで、コンタクトホール５おび親マーク部14に選択
堆積法によりAl−Siを堆積させた。この堆積工程を、層
間絶縁膜４の上面とコンタクトホール５に形成される電
極取り出し用の導電体としての配線層15の上面とが平坦
化した時点で停止させた。この時点では、上述の選択堆
積法におけるサイズ依存性により、親マーク部14内に堆
積した金属膜16が層間絶縁膜４の上面にまで達しておら
ず、金属膜16は該絶縁膜４に対して凹形状となっている
（第10図（Ｃ）参照）。
堆積法によりAl−Siを堆積させた。この堆積工程を、層
間絶縁膜４の上面とコンタクトホール５に形成される電
極取り出し用の導電体としての配線層15の上面とが平坦
化した時点で停止させた。この時点では、上述の選択堆
積法におけるサイズ依存性により、親マーク部14内に堆
積した金属膜16が層間絶縁膜４の上面にまで達しておら
ず、金属膜16は該絶縁膜４に対して凹形状となっている
（第10図（Ｃ）参照）。
これにより、電極取り出し側のコンタクト部では配線
層15の上面と層間絶縁膜４の上面との平坦化を図ること
ができる一方、段差部としての親マーク部14の凹形状を
配線層パターニングにおけるマスク合わせの基準マーク
に利用することができる。
層15の上面と層間絶縁膜４の上面との平坦化を図ること
ができる一方、段差部としての親マーク部14の凹形状を
配線層パターニングにおけるマスク合わせの基準マーク
に利用することができる。
次に、この第10図（Ｃ）に示した状態の半導体基体１
の表面全体にRFプラズマ処理を施して表面を改質した
後、全面にCVD法によって非選択的にAl−Siを堆積させ
て２層目の配線層９を形成した。この結果、親マーク部
14の凹形状は、配線層９の上面に反映されて段差として
の凹所17が形成された（第９図参照）。この凹所17にレ
ーザ光を照射し、その反射信号を検出して自動マスク合
わせを行い、配線層のパターニングを施したところ、第
１図に示した凹所10と同様に、所望の配線パターンを正
確に半導体基体１の上に形成することができた。
の表面全体にRFプラズマ処理を施して表面を改質した
後、全面にCVD法によって非選択的にAl−Siを堆積させ
て２層目の配線層９を形成した。この結果、親マーク部
14の凹形状は、配線層９の上面に反映されて段差として
の凹所17が形成された（第９図参照）。この凹所17にレ
ーザ光を照射し、その反射信号を検出して自動マスク合
わせを行い、配線層のパターニングを施したところ、第
１図に示した凹所10と同様に、所望の配線パターンを正
確に半導体基体１の上に形成することができた。
［発明の効果］ 以上説明したように、本発明によれば、新規なCVD法
による選択金属堆積技術を用いていることから、マスク
合わせ用のマークとして段差部の形状に対応した部分を
導電性薄膜の上面に忠実に形成できるから、配線層のパ
ターニングに際し、オートアライメントを利用して基体
表面にレジストパターンを忠実に形成することができ
る。特に、成長レートのサイズ依存性を利用することが
できるので、サイズの異なる大小の孔内に金属を堆積さ
せる場合には、小さいなサイズの孔内に金属膜を成長さ
せて孔の周囲に対し平坦化させる工程と同一の工程で大
きなサイズの孔内に金属膜を成長させてアライメントマ
ーク用の凹部を形成させることができる。
による選択金属堆積技術を用いていることから、マスク
合わせ用のマークとして段差部の形状に対応した部分を
導電性薄膜の上面に忠実に形成できるから、配線層のパ
ターニングに際し、オートアライメントを利用して基体
表面にレジストパターンを忠実に形成することができ
る。特に、成長レートのサイズ依存性を利用することが
できるので、サイズの異なる大小の孔内に金属を堆積さ
せる場合には、小さいなサイズの孔内に金属膜を成長さ
せて孔の周囲に対し平坦化させる工程と同一の工程で大
きなサイズの孔内に金属膜を成長させてアライメントマ
ーク用の凹部を形成させることができる。
第１図は本発明の好ましい実施態様例を説明する模式的
断面図、 第２図〜第５図は本発明による半導体装置の製造方法を
適用するに望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置の製造方法による配線
層形成の様子を説明するための模式的断面図、 第７図は第１図の実施態様例の製造方法を説明する模式
的断面図、 第８図は本発明の第２の実施例を示す模式的断面図、 第９図は本発明の第３の実施例を示す模式的断面図、 第10図は第９図の半導体装置の製造方法を説明する模式
的断面図である。 １…半導体基体（導電性下地）、２…熱酸化膜、３…不
純物拡散層、４…層間絶縁膜、５…コンタクトホール
（開孔）、６…親マーク部（段差部）、７…第１の配線
層（導電体）、８…金属膜（導電体）、９…第２の配線
層（導電体層）、10…凹所（段差）、11…金属膜（導電
体）、12…第１の配線層（導電体）、13…凸所（段
差）、14…親マーク部（段差部）、15…第２の配線層
（導電体）、16…金属膜（導電体）、17…凹所（段
差）。
断面図、 第２図〜第５図は本発明による半導体装置の製造方法を
適用するに望ましい製造装置の一例を示す図、 第６図は本発明による半導体装置の製造方法による配線
層形成の様子を説明するための模式的断面図、 第７図は第１図の実施態様例の製造方法を説明する模式
的断面図、 第８図は本発明の第２の実施例を示す模式的断面図、 第９図は本発明の第３の実施例を示す模式的断面図、 第10図は第９図の半導体装置の製造方法を説明する模式
的断面図である。 １…半導体基体（導電性下地）、２…熱酸化膜、３…不
純物拡散層、４…層間絶縁膜、５…コンタクトホール
（開孔）、６…親マーク部（段差部）、７…第１の配線
層（導電体）、８…金属膜（導電体）、９…第２の配線
層（導電体層）、10…凹所（段差）、11…金属膜（導電
体）、12…第１の配線層（導電体）、13…凸所（段
差）、14…親マーク部（段差部）、15…第２の配線層
（導電体）、16…金属膜（導電体）、17…凹所（段
差）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−220848（ＪＰ，Ａ) 特開 平２−38569（ＪＰ，Ａ) 特開 平１−270333（ＪＰ，Ａ) 特開 平１−185921（ＪＰ，Ａ) 特開 昭63−311741（ＪＰ，Ａ) 特開 平２−164018（ＪＰ，Ａ) Ｒｅｓｅａｒｃｈ Ｄｉｓｃｌｏｓｕ ｒｅ，Ｎｏ．303，（1989−７）Ｎｅｗ Ｙｏｒｋ，ＵＳ ｐ．494 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (8)
- 【請求項１】下地表面上に絶縁膜を介して導電性薄膜が
形成された半導体装置のアライメント方法において、 前記絶縁膜に、前記下地表面のうち導電性の部分が露出
するコンタクトホール用の開孔と、該コンタクトホール
用の開孔の底面の面積と異なる底面の面積をもち前記下
地表面のうち別の導電性の部分が露出するアライメント
マーク形成用の開孔と、を形成する工程と、 前記コンタクトホール用の開孔および前記アライメント
マーク形成用の開孔に導電材料を選択的に堆積させて、
前記アライメントマーク形成用の開孔に段差部を形成す
る工程と、 前記導電材料上および前記絶縁膜上に前記導電性薄膜を
形成する工程と、 を含み、 前記段差部上の導電性薄膜表面に生じた段差をアライメ
ントマークとして利用してアライメントを行うことを特
徴とする半導体装置のアライメント方法。 - 【請求項２】前記導電材料を選択的に堆積させる工程
は、アルキルアルミニウムハイドライドのガスと水素ガ
スとを利用したCVD法により行う請求項１記載の半導体
装置のアライメント法。 - 【請求項３】前記アルキルアルミニウムハイドライドは
ジメチルアルミニウムハイドライドである請求項２記載
の半導体装置のアライメント法。 - 【請求項４】前記アライメントマーク用の開孔への前記
導電材料の堆積を、前記コンタクトホール用の開孔上部
がその内への前記導電材料の堆積によって平坦化された
時点で、停止する請求項１記載の半導体装置のアライメ
ント法。 - 【請求項５】下地表面上に絶縁膜を介して設けられた配
線層を有する半導体装置の製造方法において、 前記絶縁膜に、前記下地表面のうち導電性の部分が露出
するコンタクトホール用の開孔と、該コンタクトホール
用の開孔の底面の面積と異なる底面の面積をもち前記下
地表面のうち別の導電性の部分が露出するアライメント
マーク形成用の開孔と、を形成する工程と、 前記コンタクトホール用の開孔および前記アライメント
マーク形成用の開孔に導電材料を選択的に堆積させて、
前記アライメントマーク形成用の開孔に段差部を形成す
る工程と、 前記導電材料上および前記絶縁膜上に前記導電性薄膜を
形成する工程と、 を含み、 前記段差部上の導電性薄膜表面に生じた段差をアライメ
ントマークとして利用してアライメントを行う工程と、 前記導電性薄膜をパターニングして前記配線層を形成す
る工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】前記導電材料を選択的に堆積させる工程
は、アルキルアルミニウムハイドライドのガスと水素ガ
スとを利用したCVD法により行う請求項５記載の半導体
装置の製造方法。 - 【請求項７】前記アルキルアルミニウムハイドライドは
ジメチルアルミニウムハイドライドである請求項６記載
の半導体装置の製造方法。 - 【請求項８】前記アライメントマーク用の開孔への前記
導電材料の堆積を、前記コンタクトホール用の開孔上部
がその内への前記導電材料の堆積によって平坦化された
時点で、停止する請求項５記載の半導体装置の製造方
法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169948A JP2863277B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体装置、その製造方法およびアライメント法 |
| AT91305871T ATE135848T1 (de) | 1990-06-29 | 1991-06-28 | Verfahren zum herstellen einer halbleiteranordnung mit einer ausrichtungsmarke |
| MYPI91001181A MY109605A (en) | 1990-06-29 | 1991-06-28 | Method for producing semiconductor device having alignment mark. |
| DE69118031T DE69118031T2 (de) | 1990-06-29 | 1991-06-28 | Verfahren zum Herstellen einer Halbleiteranordnung mit einer Ausrichtungsmarke |
| EP91305871A EP0465152B1 (en) | 1990-06-29 | 1991-06-28 | Method for producing semiconductor device having alignment mark |
| CN91105290A CN1024730C (zh) | 1990-06-29 | 1991-06-29 | 具有对准标记的半导体器件的制造方法 |
| KR1019910011038A KR940010490B1 (ko) | 1990-06-29 | 1991-06-29 | 얼라인먼트 마크를 가지는 반도체 장치의 제조방법 |
| US08/183,254 US5482893A (en) | 1990-06-29 | 1994-01-19 | Method for producing semiconductor device having alignment mark |
| US08/536,791 US5663099A (en) | 1990-06-29 | 1995-09-29 | Method for producing semiconductor device having alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169948A JP2863277B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体装置、その製造方法およびアライメント法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461218A JPH0461218A (ja) | 1992-02-27 |
| JP2863277B2 true JP2863277B2 (ja) | 1999-03-03 |
Family
ID=15895841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169948A Expired - Fee Related JP2863277B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体装置、その製造方法およびアライメント法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863277B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863825A (en) * | 1997-09-29 | 1999-01-26 | Lsi Logic Corporation | Alignment mark contrast enhancement |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4598306B2 (ja) * | 2001-05-28 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-06-29 JP JP2169948A patent/JP2863277B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｒｅｓｅａｒｃｈ Ｄｉｓｃｌｏｓｕｒｅ，Ｎｏ．３０３，（１９８９−７）Ｎｅｗ Ｙｏｒｋ，ＵＳ ｐ．４９４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461218A (ja) | 1992-02-27 |
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|---|---|---|---|
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